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应用说明
R
XCR3032 ： 32宏单元CPLD
0
14*
DS038 （ V1.3 ） 2000年10月9日
产品speci fi cation
CMOS工艺技术
和
获得专利的全CMOS
FZP设计技术。对于5V应用，赛灵思还
提供高速XCR5032 CPLD ，提供了引脚对引脚
速度6纳秒。
赛灵思CPLD的FZP利用专利XPLA
（扩展可编程逻辑阵列）架构。该
XPLA架构结合了解放军的最佳功能
和PAL型结构，以提供高速度和灵活
逻辑分配导致的卓越能力，使
设计有固定引脚的变化。该XPLA结构
每个逻辑块提供了5 ded-快8 ns的PAL路径
每个输出icated产品的条款。这PAL路径由加盟
一个额外的解放军结构部署32的精良池
UCT条款完全可编程或阵列，可以异体
泄漏解放军乘积项在逻辑块中的任何输出。
这种组合允许逻辑被有效地分配
整个逻辑块和支持多达37
乘积项上的一个输出。速度与逻辑
从分配解放军阵列的输出只有2.5纳秒，
不管PLA乘积项的数目的使用，这
结果，在最坏的情况下吨
PD
从任何引脚来的只有10.5纳秒
任何其他引脚。此外，逻辑是共同的多个
输出可以被放置在一个单一PLA乘积项和
经由或阵列在多个输出端共享，有效
提高设计密度。
该XCR3032 CPLD是通过行业标准的支持
CAE工具（ Cadence公司/ OrCAD的，示例逻辑，导师，
新思科技， Synario ， Viewlogic系，和Synplicity ） ，使用文本
（ ABEL ， VHDL ， Verilog的）和/或原理图输入。设计ver-
ification使用行业标准的模拟器功能
和时序仿真。显影支撑在per-
SONAL电脑，SPARC和HP平台。设备配件
采用了Xilinx公司开发的工具， XPLA专业（可
在赛灵思网站） 。
该XCR3032 CPLD是可重新编程的使用行业
标准的器件编程器厂商，如数据
I / O ， BP Microsystems公司，短信，等等。
特点
业界首款TotalCMOS PLD - 无论是CMOS设计
和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗以及超高速
为8ns的高速管脚到管脚延迟
小于35超低静态功耗
A
100％的可路由100 ％的利用率，而所有的引脚和
所有的宏单元都是固定的
确定性的时序模型是非常简单的
利用
两个时钟可用
可编程时钟极性在每个宏蜂窝
支持异步时钟
创新XPLA 架构结合了高速
极端的灵活性
1000擦除/编程周期保证
20年数据保留保证
逻辑扩展到37项产品
符合PCI标准
先进的0.5
E
2
CMOS工艺
安全位可以防止未经授权的访问
采用工业标准设计输入和验证
和Xilinx CAE工具
可重新编程的使用行业标准的设备
编程器
创新的控制期限结构提供了两种总和
在每个逻辑块的条款或产品方面：
- 可编程三态缓冲器
- 异步宏单元寄存器预置/复位
全球可编程三态引脚有利于“钉床”
测试不使用逻辑资源
可在这两个PLCC和VQFP包
描述
该XCR3032 CPLD （复杂可编程逻辑
装置）是第一个在一个家庭中的CoolRunner
从CPLD器件
赛灵思。这些器件结合了高速和零功率
在32宏单元CPLD 。随着FZP设计技术，
在XCR3032提供真正的引脚对引脚速度为8ns ，而
同时各输出功率小于35
在一
待机而不需要“涡轮比特”或其他电源
下来的计划。取代传统意义上的放大器
实施产品条款（一种技术方法的
因为两极时代已经用于可编程逻辑器件）与磁带式
纯CMOS门caded链，动态功率是
比任何竞争CPLD也大大降低。这些
器件是第一TotalCMOS的PLD ，因为它们同时使用
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XCR3032 ： 32宏单元CPLD
XPLA架构
图1
示出了一个32的宏观的一个高级方框图
电池装置实施XPLA架构。该XPLA
架构由逻辑块是相互关联的
由零功耗互连阵列（ ZIA ） 。齐亚是vir-
图阿尔交叉点开关。每个逻辑块实质上是一个
与来自ZIA和16宏观36输入36V16设备
细胞。每个逻辑块还提供了32 ZIA反馈路径
从宏单元和I / O引脚。
从这个角度来看，这种结构看起来象许多
其他CPLD体系结构。是什么让的CoolRunner
家族独特的是什么，是每个逻辑块和内部
设计技术用于实现这些逻辑块。
逻辑块的内容将在下面说明。
配置为SUM或产品上，并
用于控制预置/复位和输出使的
16个宏单元'触发器。在PAL阵列由一个亲中
可编程与阵列具有固定或阵列，而解放军
阵列由一个可编程的与阵列与一个亲中
可编程或阵列。在PAL阵列提供一个高速
路径遍历数组，而解放军阵列提供
增加了产品的长期密度。
每个宏单元有来自五个专用产品条款
PAL数组。引脚对引脚吨
PD
该XCR3032设备
通过PAL阵列为8纳秒。如果宏需要更多的
比五大产品而言，它只是获取更多产品
条款解放军阵列。解放军阵列由32
产品方面，以供所有16巨使用
细胞。因被巨额外的传输延迟
rocell使用一个或所有32个PLA乘积项仅有2.5纳秒。
所以总的引脚对引脚吨
PD
使用6至37的XCR3032
产品条款为10.5纳秒（ ns的8为PAL + 2.5纳秒的
PLA） 。
逻辑模块结构
科幻gure 3
说明了逻辑块结构。每个逻辑
块中包含的控制方面，一个PAL阵列，解放军数组，
16个宏单元。六个控制项可以单独地被
MC1
MC2
I / O
MC16
16
16
ZIA
MC1
MC2
I / O
MC16
16
16
16
16
逻辑
块
36
36
逻辑
块
16
16
逻辑
块
36
36
逻辑
块
MC1
MC2
I / O
MC16
MC1
MC2
I / O
MC16
SP00439
图1 ：赛灵思CPLD XPLA建筑
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XCR3032 ： 32宏单元CPLD
36 ZIA INPUTS
控制
5
6
PAL
ARRAY
解放军
ARRAY
(32)
SP00435A
图2 ：赛灵思XPLA逻辑模块结构
3
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TO 16个宏单元
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XCR3032 ： 32宏单元CPLD
宏单元架构
科幻gure 3
示中使用的宏小区的体系结构
了CoolRunner家庭。宏小区由一个触发器
可以被配置为一个D-或T型。 D型
触发器通常用于执行国家更有用
机器和数据缓冲。 T型触发器一般是
更多有用的贯彻柜台。所有CoolRunner
家庭成员提供同步和asynchro-
理性时钟和提供能力，时钟关闭要么
下降或上升，这些时钟边缘。这些设备是
设计为使得所述上升和下降之间的偏移
一个时钟的边缘被最小化用于计时的完整性。那里
有两个时钟（ CLK0和CLK1 ）可在
XCR3032设备。时钟0（ CLK0 ）被指定为
"synchronous"时钟和必须由外部驱动
源。时钟1 （CLK1 ）可以被用作同步的
理性时钟（由外部源驱动），或者作为一个异步
异步的时钟（由宏蜂窝式驱动） 。该
对于异步时钟的定时在该吨不同
CO
时间是通过所花费的时间量扩展
信号通过阵列传播并到达时钟
网络，并且所述吨
SU
时间减少了。
两者的控制条件（ CT0和CT1 ）被用来控制
宏蜂窝的触发器的预置/复位。预
每个宏置位/复位功能也被禁用。
请注意，上电复位留下的所有宏单元的
＆ QUOT ;零＆ QUOT ;当电源正常应用状态。其他四
控制条件（CT2 - CT5 ）可以被用于控制输出
启用宏单元的输出缓冲器。究其原因有
是专门为输出尽可能多的控制方面启用
宏蜂窝的是要保证所有的CoolRunner设备
PCI标准。宏蜂窝的输出缓冲器也可以是
始终启用或禁用。同时所有CoolRunner设备
提供全球三态（ GTS ）引脚，从而使能时
拉至低电平时，器件将三态所有的输出。
该引脚提供支持"In电路Testing"或
"Bed -OF-钉子户“的测试。
有两条反馈路径的ZIA ：一个是从
宏单元，和一个从I / O引脚。齐亚反馈路径
输出缓冲器是宏蜂窝反馈路径之前
而输出缓冲器之后ZIA反馈路径的I / O的
脚ZIA路径。当宏小区被用作输出时，
输出缓冲器被启用，并且宏蜂窝反馈路径
可用于反馈的巨实现的逻辑
rocell 。当在I / O引脚作为输入，输出
缓冲器将三态和输入信号将被送入
经由I / O的反馈路径中的ZIA ，并且逻辑imple-
mented在掩埋宏蜂窝可以被反馈到ZIA
通过宏小区的反馈路径。但是应当注意的是
未使用的输入或I / O的应该正确终止。
终端
了CoolRunner XCR3032 CPLD是TotalCMOS
设备。与其它CMOS器件，重要的是要
考虑如何正确地终止未使用的输入和I / O
当引脚制造印刷电路板。该XCR3032设备
不具有片内匹配电路，因此它是中建议
谁料那个未使用的输入和I / O引脚是正确端
经过NAT 。允许未使用的输入和I / O引脚悬空即可
导致电压是在CMOS的线性区域
输入结构，可提高功率消耗
化设备。 Xilinx建议使用10K
上拉电阻器的端接。采用上拉电阻
允许使用这些引脚应后期设计的灵活性
改变需要额外的I / O 。这些未使用的引脚可
也可以直接连接到V
CC
，但这将使它更diffi-
邪教回收利用针，这应该是需要的
随后的设计修改。请参阅应用笔记
之三
minating未使用的I / O引脚赛灵思XPLA1和XPLA2
的CoolRunner CPLD器件
了解更多信息。
齐亚总理
PAL
解放军
D / T
INIT
（P或R）的
Q
GTS
GND
CT0
CT1
GND
CT2
CT3
CT4
CT5
V
CC
GND
SP00440
CLK0
CLK0
CLK1
CLK1
图3 ： XCR3032宏单元架构
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XCR3032 ： 32宏单元CPLD
简单的时序模型
图5
显示的CoolRunner时序模型。此时冷却
热流道时序模型看起来非常像一个22V10时间
模型中，有三个主要的定时参数，
包括T
PD
, t
SU
和叔
CO
。在其它结构中，用户
可能能够适应设计成在CPLD ，但并不一定
系统定时要求是否可以得到满足，直到后
设计已经被装配到设备中。这是因为
同类架构的时序模型是非常复杂的
而包括诸如在时间依赖性
并行扩展借来的数量，可共享的膨胀式
器，不同的X和Y布线通道中使用数量等
在XPLA架构，用户知道前面是否
该设计能够满足系统定时要求。这是
由于时序模型的简单性。例如，在
该XCR3032设备，用户知道了前面，如果一个给定的
输出使用五个乘积项以下，吨
PD
= 8 ns，则
t
SU
= 6.5纳秒，而吨
CO
= 7.5纳秒。如果输出是使用6到
37个乘积项，一个额外的2.5纳秒必须被添加到该
t
PD
和T
SU
定时参数以考虑时间
通过传播解放军阵列。
TotalCMOS设计技术快速零
动力
赛灵思公司是第一家提供TotalCMOS CPLD ，无论是在亲
塞斯技术和设计技术。赛灵思采用
CMOS门电路的级联来实现产品的总和
代替传统的读出放大器的方法。此CMOS
门实现允许赛灵思公司提供的CPLD这是
高性能，低功耗，打破了款
digm是具有低功耗，必须具有低perfor-
曼斯。请参阅
图6
和
表1
显示我
CC
与
我们XCR3032 TotalCMOS CPLD的频率。
输入引脚
t
PD_PAL
=组合PAL ONLY
t
PD_PLA
=组合PAL +解放军
输出引脚
输入引脚
注册
t
SU_PAL
= PAL ONLY
t
SU_PLA
= PAL +解放军
D
Q
注册
t
CO
输出引脚
全局时钟引脚
SP00441
图4 ：的CoolRunner时序模型
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