飞利浦半导体
产品speci fi cation
32宏单元CPLD
PZ3032
特点
业界首款TotalCMOS PLD - 无论CMOS的设计和
快速零功率（ FZP ）设计技术提供超低
功率和非常高的速度
工艺技术
描述
该PZ3032 CPLD （复杂可编程逻辑器件）是
飞利浦首先在一个家庭中快速零功率的（ FZP ）的CPLD
半导体。这些器件结合了高速和零
功率在32宏单元CPLD 。随着FZP 设计技术，
在PZ3032提供真正的引脚对引脚速度为8ns ，而
同时各输出功率小于35μA ，在待机状态下
无需“涡轮比特'或其他省电方案。通过
取代传统的读出放大器的方法实现
乘积项（因为已经使用PLD中的技术
两极时代）的纯CMOS门电路级联链中，
动态功耗也比任何竞争CPLD大幅下降
- 在50MHz低70 ％ 。这些器件是第一TotalCMOS
可编程逻辑器件，因为它们同时使用CMOS工艺技术
和
该
获得专利的全CMOS FZP 设计技术。对于5V的应用，
飞利浦还提供了高速CPLD PZ5032 ，提供
引脚对引脚速度为6ns的。
飞利浦FZP CPLD的推出新的专利申请XPLA
（扩展可编程逻辑阵列）架构。该XPLA
建筑结合了PLA和PAL 类型的最佳特点
结构以提供高速，灵活的逻辑分配的
结果在卓越的能力，使设计变更与固定引脚。
该XPLA 架构中的每个逻辑块提供了一种快速8ns的PAL
路径与每个输出5专用产品条款。这PAL 路径
通过附加的PLA结构部署32个池加盟
产品方面，以一个完全可编程的或阵列可分配
解放军乘积项在逻辑块中的任何输出。这
组合允许逻辑被有效地在整个分配
逻辑块，并支持在一个输出多达37个乘积项。
与逻辑解放军数组分配给速度
输出只有为2.5ns ，无论解放军乘积项数
用，这导致在最坏的情况下吨
PD
从任何引脚的只有10.5ns
到任何其他引脚。此外，逻辑是共同的多路输出
可以被放置在一个单一PLA乘积项和共享跨越
通过数组或多个输出，有效提升设计
密度。
该PZ3032 CPLD是由行业标准的CAE工具的支持
（ Cadence公司， Mentor公司新思科技， Synario ， Viewlogic系，的OrCAD ） ，使用
文本（亚伯， VHDL ， Verilog的）和/或原理图输入。设计
验证使用行业标准的模拟器功能和
时序仿真。显影支撑在个人计算机，
SPARC和HP平台。设备安装或者使用明克或飞利浦
半导体开发的工具。
该CPLD PZ3032是可重新编程的使用行业标准
器件编程器厂商，如数据I / O， BP
微系统，短信等等。
为8ns的高速管脚到管脚延迟
小于35μA的超低静态功耗
动态功耗是在50MHz低70 ％，比同类竞争
100％的可路由100％的利用率，同时所有引脚和所有
宏单元是固定的
器件
确定性的时序模型是非常简单的使用
2个时钟具有可编程极性在每个宏蜂窝
支持复杂的异步时钟。
创新XPLA 架构整合高速与
1000擦除/编程周期保证
20年数据保留保证
逻辑扩展到37项产品
符合PCI标准
高级0.5μ ê
2
CMOS工艺
安全位可以防止未经授权的访问
使用行业标准和飞利浦设计输入和验证
可重新编程的使用行业标准的器件编程器
创新的控制期限结构提供之任何条款或
产品条款中的每个逻辑块：
–
可编程三态缓冲器
–
异步宏单元寄存器预置/复位
CAE工具
极致的灵活性
全球可编程三态引脚便于测试“钉床”
可在这两个PLCC和TQFP封装
表1. PZ3032产品特点
PZ3032
可用门
最大输入
最大I / O
宏单元数
I / O宏
埋宏
传播延迟（ NS ）
套餐
1000
36
32
32
32
0
8.0
44引脚PLCC ， 44引脚TQFP
不使用逻辑资源
PAL制式是Advanced Micro Devices ，Inc.的注册商标。
1997年2月20日
2
853–1852 17780
飞利浦半导体
产品speci fi cation
32宏单元CPLD
PZ3032
订购信息
订货编号
PZ3032–8A44
PZ3032–10A44
PZ3032–12A44
PZ3032I10A44
PZ3032I12A44
PZ3032–8BC
PZ3032–10BC
PZ3032–12BC
PZ3032I10BC
PZ3032I12BC
描述
44引脚PLCC ，为8ns吨
PD
44引脚PLCC ，为10ns吨
PD
44引脚PLCC ，为12ns吨
PD
44引脚PLCC ，为10ns吨
PD
44引脚PLCC ，为12ns吨
PD
44引脚TQFP封装，为8ns吨
PD
,
44引脚TQFP封装，为10ns吨
PD
44引脚TQFP封装，为12ns吨
PD
44引脚TQFP封装，为10ns吨
PD
44引脚TQFP封装，为12ns吨
PD
描述
商业级温度范围， 3.3伏电源，
±
10%
商业级温度范围， 3.3伏电源，
±
10%
商业级温度范围， 3.3伏电源，
±
10%
工业级温度范围， 3.3伏电源，
±
10%
工业级温度范围， 3.3伏电源，
±
10%
商业级温度范围， 3.3伏电源，
±
10%
商业级温度范围， 3.3伏电源，
±
10%
商业级温度范围， 3.3伏电源，
±
10%
工业级温度范围， 3.3伏电源，
±
10%
工业级温度范围， 3.3伏电源，
±
10%
图号
SOT187-2
SOT187-2
SOT187-2
SOT187-2
SOT187-2
SOT376-1
SOT376-1
SOT376-1
SOT376-1
SOT376-1
XPLA 架构
图1示出了一个64宏单元装置的高级框图
实施XPLA 架构。该XPLA 架构
由通过一个零功率互连的逻辑块的
互联阵列（ ZIA ） 。齐亚是一个虚拟的交叉点开关。每
逻辑块是基本上与来自ZIA 36输入一个36V16设备
和16个宏单元。每个逻辑块还提供了32 ZIA反馈
来自宏小区的路径和I / O引脚。
从这个角度来看，这种结构看起来像许多其他的CPLD
架构。是什么让的CoolRunner 系列的独特之处是什么
是用于将每个逻辑块和设计技术内
实现这些逻辑块。逻辑块的内容将是
接下来描述。
产品方面，并用于控制所述预置/复位和
输出使16个宏单元'触发器。在PAL阵列
由可编程AND阵列具有固定的或阵列，而
解放军阵列由一个可编程的与阵列具有的
可编程或阵列。在PAL阵列提供了高速路
通过数组，而解放军阵列可提供更高的产品
长期的密度。
每个宏单元有来自PAL阵列5的专用产品条款。
引脚对引脚吨
PD
该PZ3032装置通过在PAL阵列是
为8ns 。这种性能是最快的3伏CPLD上市。如果一个
宏需要超过5个产品而言，它只是获取
其他产品方面，从解放军阵列。解放军阵列由
32个乘积项，其中可用于所有使用16
宏单元。发生的一个额外的传输延迟
宏单元使用1个或所有32个PLA乘积项就是为2.5ns 。因此，
总引脚对引脚吨
PD
使用6至37项产品的PZ3032是
10.5ns （为8ns的PAL +为2.5ns解放军） 。
逻辑模块结构
图2示出的逻辑块的体系结构。每个逻辑块
包含控制方面，一个PAL阵列，解放军数组， 16个宏单元。
6控制方面都可以单独配置为SUM或
MC0
MC1
I / O
MC15
16
16
ZIA
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
SP00439
图1.飞利浦XPLA CPLD体系结构
1997年2月20日
3
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32宏单元CPLD
PZ3032
宏单元架构
图3示出宏小区中使用的体系结构
的CoolRunner 系列。宏小区由一个触发器，可以是
配置用D或T形。 D型触发器一般是
更多有用的执行状态机和数据缓冲。一
T型触发器一般是在执行计数器更加有用。所有
的CoolRunner 家庭成员提供同步和
异步时钟，并提供能力时钟关闭要么
下降或上升，这些时钟边缘。这些器件的设计
这样的时钟的上升沿和下降沿之间的偏移
最小化对时钟的完整性。有2个时钟（ CLK0和
CLK1 ）可用PZ3032设备上。 0时钟（ CLK0 ）是
定为“同步”时钟，并且必须由一个被驱动
外部源。时钟1 （CLK1 ）可以被用作
同步时钟（由外部源驱动），或者作为
异步时钟（由宏蜂窝式驱动） 。
两者的控制条件（ CT0和CT1 ）用于控制所述
宏蜂窝的触发器的预置/复位。预置/复位功能
对于每个宏单元可以被禁止。需要注意的是上电
叶重设所有宏在“零”状态时，功率为
正确应用。其他4个控制项（CT2 - CT5 ）可以用来
来控制输出的宏蜂窝的输出缓冲器的使能。该
之所以有专门的输出尽可能多的控制条款
使宏小区的是要保证所有的CoolRunner 器件
在PCI兼容。宏蜂窝的输出缓冲器也可以是
始终启用或禁用。所有CoolRunner 器件还提供了一个
全球三态（ GTS ）引脚，当被拉至低电平，将三态所有
该装置的输出。该引脚提供支持“在线
测试“或”床-的指甲测试“ 。
有两条反馈路径的ZIA ： 1从宏蜂窝，
和一个从I / O引脚。在输出前ZIA反馈路径
缓冲器是宏蜂窝反馈路径，而ZIA反馈路径
输出缓冲后的I / O引脚ZIA路径。当宏单元是
作为输出，该输出缓冲器被使能，和宏蜂窝
反馈路径可以用于反馈中实现的逻辑
宏单元。当在I / O引脚作为输入，输出缓冲器
将3-叙述性和输入信号将通过被送入ZIA
I / O的反馈路径，并且在掩埋实现的逻辑
宏小区可以经由宏小区的反馈被反馈到ZIA
路径。但是应当注意的是，未使用的输入或I / O的应
正确终止。
齐亚总理
D / T
INIT
（P或R）的
Q
GTS
GND
CT0
CT1
GND
CT2
CT3
CT4
CT5
V
CC
GND
CLK0
CLK0
CLK1
CLK1
SP00440
图3. PZ3032宏单元架构
1997年2月20日
5
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