PLL702-06
时钟发生器的打印机应用
特点
引脚配置
XIN
XOUT
VDDA
VDDD
GNDUSB
VDDUSB
USB / USB_SEL
T
*
VDDcpu
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
FS0
T
FS1
T
SS0^
SS1^
GNDA
GNDD
GNDCPU
中央处理器
1个CPU时钟输出，可选频率（ 50 ，
66.67 ， 75 ， 80 ， 83.3 ， 90 ， 100,125或133兆赫） 。
1可选48 ， 30或12MHz的USB时钟输出。
可选的扩频（ SST）为降低EMI
在CPU时钟。
的PowerPC兼容的CPU时钟。
先进的低功率，亚微米CMOS工艺。
14.31818MHz根本晶振输入。
3.3V和/或2.5V操作。
采用16引脚150mil SOP
.
注意：
^ ：内部上拉电阻
T
：三电平输入
*：双向引脚
描述
该PLL702-06是一种低成本，低抖动，高
高性能时钟合成器的通用打印机
应用程序。它提供了一个CPU时钟和一个可选
48 ， 30或12MHz的（ USB ）输出。用户可以选择
其中的9个不同的时钟频率和3-可选择向下
传播扩频调制以降低EMI上
CPU时钟。从一个单一的低产生的所有频率
成本14.31818MHz晶体。 CPU时钟可以从驱动
一个独立的2.5V或3.3V电源。
CPU时钟频率表
FS1
0
0
0
M
M
M
1
1
1
PLL702-06
FS0
0
M
1
0
M
1
0
M
1
CPU （兆赫）
50
66.67
75
80
83.33
90*
100
125
133*
*注意：
CPU的实际频率为90MHz的是88.88Mhz ， 133Mhz的是130.9Mhz
框图
USB_sel
XIN
XOUT
控制
逻辑
XTAL
OSC
VDDUSB
USB
PLL
SS(0:1)
FS（ 0：1 ）
控制
逻辑
PLL
SST
VDDcpu
中央处理器
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引脚说明
名字
XIN
XOUT
VDDA
VDDD
GNDA
GNDD
VDDUSB
VDDcpu
GNDUSB
GNDCPU
USB /
USB_sel
中央处理器
SS(0:1)
FS（ 0：1 ）
数
1
2
3,4,11,12
TYPE
I
O
P
描述
晶体的输入被连接到一个14.31818MHz基本晶体（CL =
在20pF ，并联谐振模式）。负载电容都被集成在
芯片。没有外部负载电容。
晶振输出
3.3V电源和GND 。
5,6,8,10
P
CPU和USB输出具有独立的电源引脚（ VDD和GND ） 。
VDDCPU可以接受3.3V和/或2.5V电源。
双向引脚。当电源接通时， USB_SEL的值被锁存并用于
选择USB输出（见下文USB选择表） 。之后的输入有
被锁存的，该引脚用作USB（ 48 ， 30或12 MHz）的输出。 0 = 15kΩ的到
GND ， M =平仓离场， 1 = 15kΩ的到VDD_USB
CPU的时钟信号输出引脚。 CPU时钟频率被选择为每
第1页的频数分布表，根据FS的值（0 ：1）。
带内部上拉电阻的控制SST双电平输入（参见传播
光谱选择表第2页） 。 0 =连接到GND ， 1 =悬空（或VDD ） 。
为CPU时钟频率选择三电平输入（参见表格上的第1页） 。 0 =连接
到GND ， M =未连接， 1 =连接到VDDA 。
7
B
9
13,14
15,16
O
I
I
USB频率表
USB_sel
0
M
1
USB
48兆赫
30兆赫
12兆赫
扩频选型表
SS1
0
0
1
1
SS0
0
1
0
1
扩频调制
关闭
- 0.50 ％， - 向下蔓延
- 1.00 ％， - 向下蔓延
- 1.25 ％， - 向下蔓延
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功能说明
三电平与二电平输入
为了减少引脚的用法， PLL702-06使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0 =
连接到GND ， 1 =连接到VDD ， M =不要连接。因此，与两电平选择管脚，所述三电平输入引脚处于
在“M” （中） ，当未连接状态。为了一个三电平引脚连接到逻辑“0 ” ，该引脚必须连接到GND 。
同样，为了连接到一个逻辑“1” ，该引脚必须连接到VDD。
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP =内部上拉电阻（见引脚说明） 。上电复位： R在从1到0，而RB开始从0到1 。
具有内部上拉UP双向引脚
连接的双向销
该PLL702-06还使用双向引脚。同一引脚用作上电时的输入，并作为只要输入输出
已锁定。输入的值被锁存，在上电时。根据不同的引脚上（见引脚说明） ，输入可以
是三电平或一个标准的两电平。不同于单向引脚，双向引脚不能直接连接到GND或VDD中
命令输入到设置为"0"或"1" ，由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉
电阻的存在。这使得在没有外部下拉电阻连接引脚之间要设置一个默认值
GND（根据定义，一个三电平输入具有"M" （中间一个默认值） ，如果它没有连接） 。为了双向管脚连接到
非默认值时，输入必须通过一个外部下拉/上拉电阻连接到GND或VDD 。
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注意：
当输出负载呈现相比于内部的上拉电阻的低阻抗，内部的上拉电阻
可能不足以拉动输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当销
作为输出时，外部的下拉电阻的值应然而保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
VDD上电斜坡要求：
在启动时，该芯片读取大量的根据应用的要求设置操作。由于阅读的设置是
仅在启动时，然后冷冻用于操作的时间内完成，这是很重要的电环境稍微
控制，以便利的设置正确的阅读。最重要的VDD引脚VDDA （引脚3 ）和VDDD （引脚4 ） ，他们应该
适用于以下两个启动要求：
VDDD应同样快于或慢于VDDA 。 VDDD进行芯片复位，当VDD达到一定的水平，
VDDA应该已经达到至少达到同一水平，以及正确处理重置。
VDDD和VDDA的VDD上电斜坡应通过节1.8V到2.5V不超过快
100s
并与
一个不断增长的斜率。本节中的三电平选择输入读取。
VDD电源关闭后， VDD应该被允许去0V并在那里呆上至少
1ms
之前，一个新的VDD电源上。这是
重要的是正确的先决条件，在每次启动时存在。在芯片或电路中的滤波电容剩余的费用可能
干扰的前提，因此，重要的是VDD已在0V为每个起动之前一些时间。
VDD关闭
3.3V
2.97V
2.5V
2.2V
1.8
V
VDD上
GND （0V）
No
极限
复位使能
最小1ms的
>100us
复位禁用
敏1秒
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电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
0
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
70
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备的可能造成永久性损坏设备，影响生产
可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于此指出的运行限值的任何其他条件
特定网络阳离子是不是暗示。
2. AC规格
参数
晶振输入频率
SST调制扫描速度
输出上升时间
输出下降时间
占空比
马克斯。绝对的周期抖动
马克斯。抖动，周期循环
0.8V至2.0V空载
2.0V到0.8V的空载
在VDD / 2
从长远来看，没有SST
长期+短期
45
50
条件
分钟。
典型值。
14.31818
28
马克斯。
单位
兆赫
千赫
1.5
1.5
55
180
150
ns
ns
%
ps
ps
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特点
引脚配置
XIN
XOUT
VDDA
VDDD
GNDUSB
VDDUSB
USB / USB_SEL
T
*
VDDcpu
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
FS0
T
FS1
T
SS0^
SS1^
GNDA
GNDD
GNDCPU
中央处理器
1个CPU时钟输出，可选频率（ 50 ，
66.67 ， 75 ， 80 ， 83.3 ， 90 ， 100,125或133兆赫） 。
1可选48 ， 30或12MHz的USB时钟输出。
可选的扩频（ SST）为降低EMI
在CPU时钟。
的PowerPC兼容的CPU时钟。
先进的低功率，亚微米CMOS工艺。
14.31818MHz根本晶振输入。
3.3V和/或2.5V操作。
采用16引脚150mil SOP
.
注意：
^ ：内部上拉电阻
T
：三电平输入
*：双向引脚
描述
该PLL702-06是一种低成本，低抖动，高
高性能时钟合成器的通用打印机
应用程序。它提供了一个CPU时钟和一个可选
48 ， 30或12MHz的（ USB ）输出。用户可以选择
其中的9个不同的时钟频率和3-可选择向下
传播扩频调制以降低EMI上
CPU时钟。从一个单一的低产生的所有频率
成本14.31818MHz晶体。 CPU时钟可以从驱动
一个独立的2.5V或3.3V电源。
CPU时钟频率表
FS1
0
0
0
M
M
M
1
1
1
PLL702-06
FS0
0
M
1
0
M
1
0
M
1
CPU （兆赫）
50
66.67
75
80
83.33
90*
100
125
133*
*注意：
CPU的实际频率为90MHz的是88.88Mhz ， 133Mhz的是130.9Mhz
框图
USB_sel
XIN
XOUT
控制
逻辑
XTAL
OSC
VDDUSB
USB
PLL
SS(0:1)
FS（ 0：1 ）
控制
逻辑
PLL
SST
VDDcpu
中央处理器
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引脚说明
名字
XIN
XOUT
VDDA
VDDD
GNDA
GNDD
VDDUSB
VDDcpu
GNDUSB
GNDCPU
USB /
USB_sel
中央处理器
SS(0:1)
FS（ 0：1 ）
数
1
2
3,4,11,12
TYPE
I
O
P
描述
晶体的输入被连接到一个14.31818MHz基本晶体（CL =
在20pF ，并联谐振模式）。负载电容都被集成在
芯片。没有外部负载电容。
晶振输出
3.3V电源和GND 。
5,6,8,10
P
CPU和USB输出具有独立的电源引脚（ VDD和GND ） 。
VDDCPU可以接受3.3V和/或2.5V电源。
双向引脚。当电源接通时， USB_SEL的值被锁存并用于
选择USB输出（见下文USB选择表） 。之后的输入有
被锁存的，该引脚用作USB（ 48 ， 30或12 MHz）的输出。 0 = 15kΩ的到
GND ， M =平仓离场， 1 = 15kΩ的到VDD_USB
CPU的时钟信号输出引脚。 CPU时钟频率被选择为每
第1页的频数分布表，根据FS的值（0 ：1）。
带内部上拉电阻的控制SST双电平输入（参见传播
光谱选择表第2页） 。 0 =连接到GND ， 1 =悬空（或VDD ） 。
为CPU时钟频率选择三电平输入（参见表格上的第1页） 。 0 =连接
到GND ， M =未连接， 1 =连接到VDDA 。
7
B
9
13,14
15,16
O
I
I
USB频率表
USB_sel
0
M
1
USB
48兆赫
30兆赫
12兆赫
扩频选型表
SS1
0
0
1
1
SS0
0
1
0
1
扩频调制
关闭
- 0.50 ％， - 向下蔓延
- 1.00 ％， - 向下蔓延
- 1.25 ％， - 向下蔓延
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功能说明
三电平与二电平输入
为了减少引脚的用法， PLL702-06使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0 =
连接到GND ， 1 =连接到VDD ， M =不要连接。因此，与两电平选择管脚，所述三电平输入引脚处于
在“M” （中） ，当未连接状态。为了一个三电平引脚连接到逻辑“0 ” ，该引脚必须连接到GND 。
同样，为了连接到一个逻辑“1” ，该引脚必须连接到VDD。
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP =内部上拉电阻（见引脚说明） 。上电复位： R在从1到0，而RB开始从0到1 。
具有内部上拉UP双向引脚
连接的双向销
该PLL702-06还使用双向引脚。同一引脚用作上电时的输入，并作为只要输入输出
已锁定。输入的值被锁存，在上电时。根据不同的引脚上（见引脚说明） ，输入可以
是三电平或一个标准的两电平。不同于单向引脚，双向引脚不能直接连接到GND或VDD中
命令输入到设置为"0"或"1" ，由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉
电阻的存在。这使得在没有外部下拉电阻连接引脚之间要设置一个默认值
GND（根据定义，一个三电平输入具有"M" （中间一个默认值） ，如果它没有连接） 。为了双向管脚连接到
非默认值时，输入必须通过一个外部下拉/上拉电阻连接到GND或VDD 。
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时钟发生器的打印机应用
注意：
当输出负载呈现相比于内部的上拉电阻的低阻抗，内部的上拉电阻
可能不足以拉动输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当销
作为输出时，外部的下拉电阻的值应然而保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
VDD上电斜坡要求：
在启动时，该芯片读取大量的根据应用的要求设置操作。由于阅读的设置是
仅在启动时，然后冷冻用于操作的时间内完成，这是很重要的电环境稍微
控制，以便利的设置正确的阅读。最重要的VDD引脚VDDA （引脚3 ）和VDDD （引脚4 ） ，他们应该
适用于以下两个启动要求：
VDDD应同样快于或慢于VDDA 。 VDDD进行芯片复位，当VDD达到一定的水平，
VDDA应该已经达到至少达到同一水平，以及正确处理重置。
VDDD和VDDA的VDD上电斜坡应通过节1.8V到2.5V不超过快
100s
并与
一个不断增长的斜率。本节中的三电平选择输入读取。
VDD电源关闭后， VDD应该被允许去0V并在那里呆上至少
1ms
之前，一个新的VDD电源上。这是
重要的是正确的先决条件，在每次启动时存在。在芯片或电路中的滤波电容剩余的费用可能
干扰的前提，因此，重要的是VDD已在0V为每个起动之前一些时间。
VDD关闭
3.3V
2.97V
2.5V
2.2V
1.8
V
VDD上
GND （0V）
No
极限
复位使能
最小1ms的
>100us
复位禁用
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电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
0
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
70
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备的可能造成永久性损坏设备，影响生产
可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于此指出的运行限值的任何其他条件
特定网络阳离子是不是暗示。
2. AC规格
参数
晶振输入频率
SST调制扫描速度
输出上升时间
输出下降时间
占空比
马克斯。绝对的周期抖动
马克斯。抖动，周期循环
0.8V至2.0V空载
2.0V到0.8V的空载
在VDD / 2
从长远来看，没有SST
长期+短期
45
50
条件
分钟。
典型值。
14.31818
28
马克斯。
单位
兆赫
千赫
1.5
1.5
55
180
150
ns
ns
%
ps
ps
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