PLL702-05
低EMI外设时钟发生器用于笔记本
引脚说明
名字
XIN
XOUT
VSS
24.576MHz/SST0
25MHzx2
针＃
1
2
3,6
4
5
TYPE
I
O
P
B
O
描述
晶振输入：接受要么24.576MHz的或14.31818MHz基频晶体（ CL =
20pF的，并联谐振模式， +/- 20ppm以下） 。片上负载电容：没有外部负载
所需的电容。 （请参阅下表＃ 4 ）
晶振输出。
接地连接。
双向和三电平引脚。当电源接通时， SST0的值被锁存并
用于选择SST控制（见扩频选择表1 ） 。三电平输入：
M =不要连接， 1 =上拉， 0 =拉下。上电之后，此引脚用作
24.576MHz的输出时钟。
以太网25MHz的时钟输出（双驱动强度） 。
双向引脚。当电源接通时， XTAL_SEL的值被锁存并用于设置
输入晶振频率（ 24.575MHz或14.31818MHz ） 。设置XTAL_SEL为0（默认值）
为24.576MHz的晶振输入， XTAL_SEL设置为1 14.31818MHz输入晶体（见
水晶选型表第1页） 。 。上电之后，此引脚用作输出的27MHz
（带24.576MHz的晶体），或作为14.31818MHz通过时钟（具有14.31818MHz
晶体） ，根据所输入的晶体。
在27MHz的输出可以采用扩频调制的低EMI 。
3.3V电源为27MHz时，振荡器，模拟核和数字电路。
27_14.318MHz/XTAL_SEL
7
B
VDD
8
P
功能说明
三电平与二电平输入
为了减少引脚的用法， PLL702-05使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0 =
连接到GND ， 1 =连接到VDD ， M =不要连接。因此，与两电平选择管脚，所述三电平输入引脚
在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到
GND 。同样，为了连接到一个逻辑“1” ，该引脚必须连接到VDD。
连接的双向销
该PLL702-05还使用双向引脚。同一引脚用作上电时的输入，并作为只要输入输出
已锁定。输入的值被锁存，在上电时。根据不同的引脚上（见引脚说明） ，输入可以
是三电平或一个标准的两电平。不同于单向引脚，双向引脚不能直接连接到GND或VDD中
命令输入到设置为"0"或"1" ，由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉
电阻的存在。这允许在没有外部下拉电阻器连接销之间将要设定的默认值
和GND （根据定义，一个三电平输入具有"M" （中间一个默认值） ，如果它没有连接） 。以连接一个双
定向销到非默认值时，输入必须通过一个外部下拉/上拉连接到GND或VDD
电阻器。
注意：
当输出负载呈现相比于内部的上拉电阻的低阻抗，内部的上拉电阻
可能不足以拉动输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
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