PLL702-01
时钟发生器的基于PowerPC的应用
引脚说明
名字
CPUDRV_SEL
数
1
TYPE
I
描述
CPU驱动强度选择引脚。 CPU的驱动强度可以设置为67％的
标称强度与CPUDRV_SEL = 0。当CPUDRV_SEL = 1，则CPU
驱动器强度将是标称强度的100％。内部上拉60KΩ的。
0 =连接到GND ， 1 =平仓离场。
晶体的输入被连接到一个14.31818MHz基本晶体（CL =
在20pF ，并联谐振模式）。负载电容都被集成在
芯片。没有外部负载电容。
双向引脚。当电源接通时， ASIC2_OE的值被锁存并
用于启用/禁用ASIC2A和ASIC2B输出（输出
如果ASIC2_OE = 1启用，否则，输出处于三态） 。内部上拉的
120 kΩ的。后输入已被锁存的，该引脚用作晶体
连接。
3.3V电源和GND 。
CPU ， PCI ， ASIC1和ASIC2输出具有独立的电源引脚（ VDD
和GND） 。 VDD_CPU ， VDD_ASIC1和VDD_ASIC2可以接受3.3V和/或
2.5V电源。其他VDD引脚要提供3.3V
双向引脚。当电源接通时， PCI_SEL的值被锁存并
用于选择PCI时钟输出（参见第1页上的频率表）。 PCI输出
禁用（三态）时PCI_SEL = 1 。 PCI时钟将33MHz的（分。
31.25MHz ）如果PCI_SEL = M （未接通），并为66MHz （最小值的62.5MHz ） ，如果
PCI_SEL = 0 。 0 = 15kΩ的接地， M =平仓离场， 1 = 15kΩ的到VDD_PCI
双向引脚。当电源接通时， USB_SEL的值被锁存并
用于选择USB输出（参见第3页上的USB选择表） 。后
输入已被锁存的，该引脚用作USB（ 48 ， 30或12 MHz）的输出。
0 = 15kΩ的接地， M =平仓离场， 1 = 15kΩ的到VDD_USB
ASIC的时钟信号输出引脚。 ASIC2A和ASIC2B将具有相同的
频率CPU 。这些输出可以通过ASIC2_OE被禁用。
ASIC1频率选择输入引脚（另见第1页频率表） 。 ASIC1会
具有相同的频率的CPU如果ASIC1_SEL = 1，并且有一半的CPU ，如果
ASIC_SEL = 0内部上拉60 kΩ的。 0 =连接到GND ， 1 =平仓离场
ASIC1输出引脚（见第1页和ASIC1_SEL针频率表
描述）。
CPU的时钟信号输出引脚。 CPU时钟频率被选择为每
第1页的频数分布表，这取决于CLK_SEL的值（0 ：1）。
通过CPUDRV_SEL可选择的驱动强度。
用拉的SST控制双向电平输入（见扩频选择
表第3页） 。 0 =连接到GND ， 1 =平仓离场。
为CPU时钟频率选择三电平输入（参见表格上的第1页） 。
0 =连接到GND ， M =未连接， 1 =连接到VDD_ANA 。
XIN
2
I
XOUT / ASIC2_OE
VDD_ANA / GND_ANA
VDD_DIG / GND_DIG
VDD_xxx / GND_xxx
对于USB ， CPU ， PCI ，
ASIC1和ASIC2
3
4, 5, 16,
24
6, 8, 9,
10, 12,
15, 18,
20, 21, 23
7
B
P
P
PCI / PCI_SEL
B
USB /
USB_sel
ASIC2A和ASIC2B
ASIC1_SEL
ASIC1
中央处理器
SSC（ 0：1 ）
CLK_SEL （0： 1）
11
13, 14
17
19
22
25, 26
27, 28
B
O
I
O
O
I
I
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转05年7月18日第2页
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