PLL701-10
低EMI扩频乘法器IC（裸片或封装）
特点
扩频时钟发生器/乘数
从1输出选择为8倍。
13MHz的到240MHz的输出输出使能。
13MHz的30 MHz参考输入频率
从晶振或外部时钟信号接受。
从扩频调制降低EMI ，
具有可选调制幅度为中心
蔓延，向下蔓延或不对称传播。
TTL / CMOS兼容的输出。
3.3V工作电压。
150 ps的最大周期到周期抖动。
采用16引脚150mil SSOP或死亡。
封装引脚配置
XIN / FIN
XOUT/SD0*^
M2^
M1^
M0^
SC0^
SC1^
SC2^
1
2
16
15
GND
AVDD
REF/SD1*^
VDD
SC3^
OE-
FOUT
GND
PLL 701-10
3
4
5
6
7
8
14
13
12
11
10
9
XIN / FIN = 10 30兆赫
描述
该PLL701-10是一个低EMI时钟发生器和
乘数高速数字系统。它使用
扩频技术（ SST ）和许可证
不同水平降低EMI的通过选择
振幅的应用SST的。可在SST功能
被关闭。输出使能输入端也可使用。
该芯片工作于输入频率范围从
13到30 MHz ，并提供1倍至8倍，在它的输出。
模垫配置
69万
AVDD
GND
GND
XIN
1700, 2540
18
AVDD
XOUT/SD0*^
23
22
21
（可选）
20
（可选）
19
GNDOSC
25
C501A
A0404
-04A
17
16
15
14
13
12
AVDD
REF/SD1*^
VDD
VDD （可选）
VDD （可选）
SC3^
输出时钟（ FOUT ）选择
M2
0
0
0
0
1
1
1
1
M1
0
0
1
1
0
0
1
1
M0
0
1
0
1
0
1
0
1
FIN / XIN
（兆赫）
13 ~ 28
13 ~ 28
14 ~ 30
13 ~ 28
20 ~ 30
17 ~ 30
15 ~ 30
13 ~ 28
倍增器
X1
X2
X3
X4
X5
X6
X7
X8
FOUT
（兆赫）
13 ~ 28
26 ~ 56
42 ~ 90
52 ~ 112
100 ~ 150
102 ~ 180
105 ~ 210
104 ~ 224
104万
M2^
M1^
M0^
28
29
30
10
OE-
SC0^
SC1^
34
35
1
4 5
6
8
7
FOUT
GNDBUF
SC2^
GND
GND
GND
Y
X
框图
XIN
XOUT
M(0:2)
的SD （0： 1）
SC （0 ：3）的
OE
XTAL
OSC
PLL
SST
控制
逻辑
FOUT
注意：
^ ：内部上拉电阻（ 120kΩ的SD0 ， 30千欧的SC0-
SC2 ， SD1 ， M0 ， M2和OE ） 。内部上拉电阻
结果在一个默认的高值时没有下拉电阻是
连接到该管脚。
* ： SD0和SD1是在上电时锁存。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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PLL701-10
低EMI扩频乘法器IC（裸片或封装）
扩频选型表
SD1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
0
1
0
1
1
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
SD0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
1
1
0
1
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
SC3
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
SC2
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
SC1
0
0
1
1
1
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
SC0
0
1
0
1
1
0
0
1
1
0
0
1
1
1
0
0
0
1
1
1
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
调制调制
幅频
0.250%
0.500%
0.750%
1.000%
1.250%
1.500%
1.750%
2.000%
C
C
C
C
D
C
A
C
A
C
A
C
A
D
C
A
A
C
A
A
C
A
A
C
D
A
A
C
A
A
A
C
A
A
A
C
A
A
A
调制类型
± 0.125%
± 0.25%
± 0.375%
± 0.50%
-1.00%
± 0.625%
+0.125 ~ -1.125%
± 0.75%
+0.25 ~ -1.25%
± 0.875%
+0.375 ~ -1.375%
± 1.00%
+0.50 ~ -1.5%
-2.00%
± 1.125%
+0.625 ~ -1.625%
+0.125 ~ -2.125%
± 1.25%
+0.25 ~ -2.25%
+0.75 ~ -1.75%
± 1.375%
+0.875 ~ -1.875%
+0.375 ~ -2.375%
± 1.50%
-3.00%
+1.00 ~ -2.00%
+0.50 ~ -2.50%
± 1.625%
+1.125 ~ -2.125%
+0.625 ~ -2.625%
+0.125 ~ -3.125%
± 1.75%
+1.25 ~ -2.25%
+0.75 ~ -2.75%
+0.25 ~ -3.25%
± 1.875%
+1.37 ~ -2.375%
+0.875 ~ -2.875%
+0.375 ~ -3.375%
SST关闭
SST关闭
SST关闭
SST关闭
2.250%
2.500%
2.750%
FIN / 512
3.000%
3.250%
3.500%
3.750%
0.00 %
注意事项：
C：中间传播。答：非对称传播。 D：向下传播。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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PLL701-10
低EMI扩频乘法器IC（裸片或封装）
PIN / PAD说明
名字
XIN / FIN
XOUT/SD0
M2
M1
M0
SC0
SC1
SC2
SC3
FOUT
OE
VDD
REF/SD1
AVDD
GNDOSC
GNDBUF
GND
针＃
1
2
3
4
5
6
7
8
12
10
11
13
14
15
不适用
不适用
9和16
垫＃
22
23
28
29
30
34
35
1
12
8
10
13,14,15
16
17,18,19
25
7
4,5,6,20,21
TYPE
I
B
I
I
I
I
I
I
I
O
I
P
B
P
P
P
P
描述
晶体的输入被连接到基本平行的方式结晶。
(C
L
= 20pF的）或时钟输入。
上电时，此引脚用作输入引脚来选择调制
率和被锁存英寸的输入采样后，将其用作晶体
输出接口。 120kΩ内部上拉电阻。
数字控制输入选择输出频率。为30kΩ内部上拉
了。
数字控制输入选择输出频率。为30kΩ内部上拉
了。
数字控制输入选择输出频率。为30kΩ内部上拉
了。
数字控制输入到选择的扩频调制。
为30kΩ内部上拉。
数字控制输入到选择的扩频调制。
为30kΩ内部上拉。
数字控制输入到选择的扩频调制。
为30kΩ内部上拉。
数字控制输入到选择的扩频调制。
为30kΩ内部上拉。
调制时钟频率输出。之前的频率
调制是通过由1X乘以输入频率合成
到8X ，取决于SD（ 0： 1）和SC （0 ：3）。
输出使能。低电平时，三态输出全部。
为30kΩ内部上拉。
3.3V电源。
上电时，此引脚用作输入引脚来选择调制速率
并锁存，输入采样结束后，该引脚提供了一个
缓冲的参考时钟频率相同的输出
晶振或时钟输入。为30kΩ内部上拉。
3.3V模拟电源。
地面振荡器电路。
地面为输出缓冲器电路。
地面上。
注： B - 双向引脚;我 - 输入引脚; P - 电源/接地引脚。
DIE规格
名字
SIZE
背面
焊盘尺寸
厚度
价值
104 X 69万
GND
80微米×80微米
10 MIL
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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PLL701-10
低EMI扩频乘法器IC（裸片或封装）
功能说明
可选择的扩频和调制速率
该PLL701-10提供可选择的乘数因子（ 1倍至8倍） ，可选的扩频调制，以及
可选择的调制速率。选择是通过连接特定的输入端与逻辑“0 ”或“ 1 ”进行。 6针
（ SC0 ），7（ SC1 ），8（ SC2）和12 （SC3 ）被用作输入来选择扩展频谱调制，如图上
扩频选择表（第2页） 。引脚3 （M2 ），4（ M 1 ），5（ M 0 ）作为输入来选择输出
频率（第1页）所示的输出时钟选择表。引脚11为输出使能引脚，即三态所有
输出低电平时（逻辑“0 ”）。
为了减少在芯片上的管脚数，该PLL701-10使用销2和14 （ XOUT / SD0和REF / SD1 ），为
一个双向引脚。该引脚用作调制速率选择输入（ SD0和SD1 ）上电时（见
第1页），并作为XOUT晶体连接的调制率表（引脚2）和REF输出信号（引脚14） ，一旦
作为输入被锁定。
连接选择引脚为逻辑“ 1 ”
所有选择引脚有一个内部上拉电阻（用于为30kΩ引脚3 ， 4 ， 5 ， 6 ， 7 ， 8 ， 11 ， 12 ， 14和120kΩ引脚2 ） 。
这种内部上拉电阻会在没有电阻的输入值拉为逻辑“ 1 ” （拉）在默认情况下，即
负载连接在引脚和GND之间。因此无需外部上拉电阻需要连接
逻辑“1”上电时。
连接选择引脚为逻辑“零”
对于一个输入引脚，即所有输入引脚，除了XOUT / SD0 （ 2脚）和REF / SD1 （引脚14 ） ，销只需要将
接地拉输入下降到逻辑“0 ” 。连接所述双向引脚（ SD0和SD1 ）到逻辑
“零”，将但是所需要的引脚和GND这必须之间使用外部负载电阻的
足够小（相对于内部的上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑
“零” ） 。为了避免负载效应，当引脚用作输出时，外部的下拉电阻的值
然而，应该保持尽可能大。在一般情况下，它是推荐使用的周围的外部电阻
RUP / 4 （例如： 27kΩ的2脚和4.7kΩ上的引脚14 ，见应用图） 。
应用图用于输出和调制选择
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
XIN
EN
双向引脚
时钟负载
SD0或
SC0~SC2
LATCH
R
up
/4
跨接器
选项
注意：
RUP = 120kΩ的SD0 （ 2脚） ;和RUP =为为30kΩ SD1 （引脚14 ） 。 R在从1到0 ，而RB开始从0到1 。
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低EMI扩频乘法器IC（裸片或封装）
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值所指明的限制条件下的曝光装置的可能会造成永久性的损坏
装置，并影响了产品的可靠性。这些条件表示在这些或任何其它的应力只等级，并且该器件的功能性操作
上述本说明书中提到的操作限制条件是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2.直流/交流规范
参数
电源电压
输入高电压
输入低电压
输入高电流
输入低电平电流
输出高电压
输出低电压
输入频率
的F最大中断
IN
负载电容
上拉电阻
上拉电阻
短路电流
3.3V的动态电源电流
C
L
R
up
R
up
I
sc
I
CC
符号
V
DD
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
F
XIN
F
IN
条件
分钟。
2.97
0.7* V
DD
典型值。
马克斯。
3.63
0.3* V
DD
100
100
单位
V
V
V
A
A
I
OH
= 5毫安，V
DD
=3.3V
I
OL
= 6毫安，V
DD
=3.3V
当使用晶体
当使用参考时钟
当使用参考时钟
之间的引脚XIN和
XOUT *
销2
PIN码3,4,5,6,7,8,11,12
空载
2.4
15
15
18
120
30
25
20
0.4
30
30
100
兆赫
兆赫
s
pF
k
k
mA
mA
*注意：
引脚XIN和XOUT每个人都有一个36pF的电容。当与XTAL使用的，两个电容器组合加载与18pF之结晶。如果驾驶XIN
与基准时钟信号，负载电容将是36pF （典型值） 。
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PLL701-10
低EMI扩频乘法器IC（裸片或封装）
特点
扩频时钟发生器/乘数
从1输出选择为8倍。
13MHz的到240MHz的输出输出使能。
13MHz的30 MHz参考输入频率
从晶振或外部时钟信号接受。
从扩频调制降低EMI ，
具有可选调制幅度为中心
蔓延，向下蔓延或不对称传播。
TTL / CMOS兼容的输出。
3.3V工作电压。
150 ps的最大周期到周期抖动。
采用16引脚150mil SSOP或死亡。
封装引脚配置
XIN / FIN
XOUT/SD0*^
M2^
M1^
M0^
SC0^
SC1^
SC2^
1
2
16
15
GND
AVDD
REF/SD1*^
VDD
SC3^
OE-
FOUT
GND
PLL 701-10
3
4
5
6
7
8
14
13
12
11
10
9
XIN / FIN = 10 30兆赫
描述
该PLL701-10是一个低EMI时钟发生器和
乘数高速数字系统。它使用
扩频技术（ SST ）和许可证
不同水平降低EMI的通过选择
振幅的应用SST的。可在SST功能
被关闭。输出使能输入端也可使用。
该芯片工作于输入频率范围从
13到30 MHz ，并提供1倍至8倍，在它的输出。
模垫配置
69万
AVDD
GND
GND
XIN
1700, 2540
18
AVDD
XOUT/SD0*^
23
22
21
（可选）
20
（可选）
19
GNDOSC
25
C501A
A0404
-04A
17
16
15
14
13
12
AVDD
REF/SD1*^
VDD
VDD （可选）
VDD （可选）
SC3^
输出时钟（ FOUT ）选择
M2
0
0
0
0
1
1
1
1
M1
0
0
1
1
0
0
1
1
M0
0
1
0
1
0
1
0
1
FIN / XIN
（兆赫）
13 ~ 28
13 ~ 28
14 ~ 30
13 ~ 28
20 ~ 30
17 ~ 30
15 ~ 30
13 ~ 28
倍增器
X1
X2
X3
X4
X5
X6
X7
X8
FOUT
（兆赫）
13 ~ 28
26 ~ 56
42 ~ 90
52 ~ 112
100 ~ 150
102 ~ 180
105 ~ 210
104 ~ 224
104万
M2^
M1^
M0^
28
29
30
10
OE-
SC0^
SC1^
34
35
1
4 5
6
8
7
FOUT
GNDBUF
SC2^
GND
GND
GND
Y
X
框图
XIN
XOUT
M(0:2)
的SD （0： 1）
SC （0 ：3）的
OE
XTAL
OSC
PLL
SST
控制
逻辑
FOUT
注意：
^ ：内部上拉电阻（ 120kΩ的SD0 ， 30千欧的SC0-
SC2 ， SD1 ， M0 ， M2和OE ） 。内部上拉电阻
结果在一个默认的高值时没有下拉电阻是
连接到该管脚。
* ： SD0和SD1是在上电时锁存。
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PLL701-10
低EMI扩频乘法器IC（裸片或封装）
扩频选型表
SD1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
0
1
0
1
1
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
SD0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
1
1
0
1
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
SC3
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
SC2
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
SC1
0
0
1
1
1
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
SC0
0
1
0
1
1
0
0
1
1
0
0
1
1
1
0
0
0
1
1
1
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
调制调制
幅频
0.250%
0.500%
0.750%
1.000%
1.250%
1.500%
1.750%
2.000%
C
C
C
C
D
C
A
C
A
C
A
C
A
D
C
A
A
C
A
A
C
A
A
C
D
A
A
C
A
A
A
C
A
A
A
C
A
A
A
调制类型
± 0.125%
± 0.25%
± 0.375%
± 0.50%
-1.00%
± 0.625%
+0.125 ~ -1.125%
± 0.75%
+0.25 ~ -1.25%
± 0.875%
+0.375 ~ -1.375%
± 1.00%
+0.50 ~ -1.5%
-2.00%
± 1.125%
+0.625 ~ -1.625%
+0.125 ~ -2.125%
± 1.25%
+0.25 ~ -2.25%
+0.75 ~ -1.75%
± 1.375%
+0.875 ~ -1.875%
+0.375 ~ -2.375%
± 1.50%
-3.00%
+1.00 ~ -2.00%
+0.50 ~ -2.50%
± 1.625%
+1.125 ~ -2.125%
+0.625 ~ -2.625%
+0.125 ~ -3.125%
± 1.75%
+1.25 ~ -2.25%
+0.75 ~ -2.75%
+0.25 ~ -3.25%
± 1.875%
+1.37 ~ -2.375%
+0.875 ~ -2.875%
+0.375 ~ -3.375%
SST关闭
SST关闭
SST关闭
SST关闭
2.250%
2.500%
2.750%
FIN / 512
3.000%
3.250%
3.500%
3.750%
0.00 %
注意事项：
C：中间传播。答：非对称传播。 D：向下传播。
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PLL701-10
低EMI扩频乘法器IC（裸片或封装）
PIN / PAD说明
名字
XIN / FIN
XOUT/SD0
M2
M1
M0
SC0
SC1
SC2
SC3
FOUT
OE
VDD
REF/SD1
AVDD
GNDOSC
GNDBUF
GND
针＃
1
2
3
4
5
6
7
8
12
10
11
13
14
15
不适用
不适用
9和16
垫＃
22
23
28
29
30
34
35
1
12
8
10
13,14,15
16
17,18,19
25
7
4,5,6,20,21
TYPE
I
B
I
I
I
I
I
I
I
O
I
P
B
P
P
P
P
描述
晶体的输入被连接到基本平行的方式结晶。
(C
L
= 20pF的）或时钟输入。
上电时，此引脚用作输入引脚来选择调制
率和被锁存英寸的输入采样后，将其用作晶体
输出接口。 120kΩ内部上拉电阻。
数字控制输入选择输出频率。为30kΩ内部上拉
了。
数字控制输入选择输出频率。为30kΩ内部上拉
了。
数字控制输入选择输出频率。为30kΩ内部上拉
了。
数字控制输入到选择的扩频调制。
为30kΩ内部上拉。
数字控制输入到选择的扩频调制。
为30kΩ内部上拉。
数字控制输入到选择的扩频调制。
为30kΩ内部上拉。
数字控制输入到选择的扩频调制。
为30kΩ内部上拉。
调制时钟频率输出。之前的频率
调制是通过由1X乘以输入频率合成
到8X ，取决于SD（ 0： 1）和SC （0 ：3）。
输出使能。低电平时，三态输出全部。
为30kΩ内部上拉。
3.3V电源。
上电时，此引脚用作输入引脚来选择调制速率
并锁存，输入采样结束后，该引脚提供了一个
缓冲的参考时钟频率相同的输出
晶振或时钟输入。为30kΩ内部上拉。
3.3V模拟电源。
地面振荡器电路。
地面为输出缓冲器电路。
地面上。
注： B - 双向引脚;我 - 输入引脚; P - 电源/接地引脚。
DIE规格
名字
SIZE
背面
焊盘尺寸
厚度
价值
104 X 69万
GND
80微米×80微米
10 MIL
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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PLL701-10
低EMI扩频乘法器IC（裸片或封装）
功能说明
可选择的扩频和调制速率
该PLL701-10提供可选择的乘数因子（ 1倍至8倍） ，可选的扩频调制，以及
可选择的调制速率。选择是通过连接特定的输入端与逻辑“0 ”或“ 1 ”进行。 6针
（ SC0 ），7（ SC1 ），8（ SC2）和12 （SC3 ）被用作输入来选择扩展频谱调制，如图上
扩频选择表（第2页） 。引脚3 （M2 ），4（ M 1 ），5（ M 0 ）作为输入来选择输出
频率（第1页）所示的输出时钟选择表。引脚11为输出使能引脚，即三态所有
输出低电平时（逻辑“0 ”）。
为了减少在芯片上的管脚数，该PLL701-10使用销2和14 （ XOUT / SD0和REF / SD1 ），为
一个双向引脚。该引脚用作调制速率选择输入（ SD0和SD1 ）上电时（见
第1页），并作为XOUT晶体连接的调制率表（引脚2）和REF输出信号（引脚14） ，一旦
作为输入被锁定。
连接选择引脚为逻辑“ 1 ”
所有选择引脚有一个内部上拉电阻（用于为30kΩ引脚3 ， 4 ， 5 ， 6 ， 7 ， 8 ， 11 ， 12 ， 14和120kΩ引脚2 ） 。
这种内部上拉电阻会在没有电阻的输入值拉为逻辑“ 1 ” （拉）在默认情况下，即
负载连接在引脚和GND之间。因此无需外部上拉电阻需要连接
逻辑“1”上电时。
连接选择引脚为逻辑“零”
对于一个输入引脚，即所有输入引脚，除了XOUT / SD0 （ 2脚）和REF / SD1 （引脚14 ） ，销只需要将
接地拉输入下降到逻辑“0 ” 。连接所述双向引脚（ SD0和SD1 ）到逻辑
“零”，将但是所需要的引脚和GND这必须之间使用外部负载电阻的
足够小（相对于内部的上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑
“零” ） 。为了避免负载效应，当引脚用作输出时，外部的下拉电阻的值
然而，应该保持尽可能大。在一般情况下，它是推荐使用的周围的外部电阻
RUP / 4 （例如： 27kΩ的2脚和4.7kΩ上的引脚14 ，见应用图） 。
应用图用于输出和调制选择
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
XIN
EN
双向引脚
时钟负载
SD0或
SC0~SC2
LATCH
R
up
/4
跨接器
选项
注意：
RUP = 120kΩ的SD0 （ 2脚） ;和RUP =为为30kΩ SD1 （引脚14 ） 。 R在从1到0 ，而RB开始从0到1 。
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PLL701-10
低EMI扩频乘法器IC（裸片或封装）
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值所指明的限制条件下的曝光装置的可能会造成永久性的损坏
装置，并影响了产品的可靠性。这些条件表示在这些或任何其它的应力只等级，并且该器件的功能性操作
上述本说明书中提到的操作限制条件是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2.直流/交流规范
参数
电源电压
输入高电压
输入低电压
输入高电流
输入低电平电流
输出高电压
输出低电压
输入频率
的F最大中断
IN
负载电容
上拉电阻
上拉电阻
短路电流
3.3V的动态电源电流
C
L
R
up
R
up
I
sc
I
CC
符号
V
DD
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
F
XIN
F
IN
条件
分钟。
2.97
0.7* V
DD
典型值。
马克斯。
3.63
0.3* V
DD
100
100
单位
V
V
V
A
A
I
OH
= 5毫安，V
DD
=3.3V
I
OL
= 6毫安，V
DD
=3.3V
当使用晶体
当使用参考时钟
当使用参考时钟
之间的引脚XIN和
XOUT *
销2
PIN码3,4,5,6,7,8,11,12
空载
2.4
15
15
18
120
30
25
20
0.4
30
30
100
兆赫
兆赫
s
pF
k
k
mA
mA
*注意：
引脚XIN和XOUT每个人都有一个36pF的电容。当与XTAL使用的，两个电容器组合加载与18pF之结晶。如果驾驶XIN
与基准时钟信号，负载电容将是36pF （典型值） 。
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