PLL701-01/02/04/06
低EMI的扩频时钟乘法器
特点
扩频时钟发生器，具有可选
从1个倍频为6倍输出。
输出频率范围： 10MHz至180MHz的。
接受来自晶体或参考时钟输入。
可选的中心，向下或不对称传播
调制。
可选择的调制速率。
TTL / CMOS兼容的输出。
3.3V工作电压。
低短期抖动。
采用8引脚150mil SOIC封装。
引脚配置
XIN / FIN
XOUT / SD * ^
SC0^
SC1^
1
8
VDD
SC2^
FOUT
GND
PLL701-0X
2
3
4
7
6
5
XIN / FIN = 10 30兆赫
注意：
^ ：内部上拉电阻（ 120kΩ的SD ， 30千欧的
SC0-SC2).
* ：将SD的值被加电时被锁存。该
内部上拉电阻导致的默认值高
当没有下拉电阻连接到该引脚
（ 27 kΩ的推荐外部下拉电阻） 。
描述
该PLL701-01 / 02 /04 / 06顷扩频时钟
设计用于减少电磁干扰的目的，发电机
在高速数字系统中。任何输出频率
从10到180MHz的可以通过编程来选择
6乘数模式。本设备被设计来操作
从一个晶体或参考时钟输入，并提供
1倍至6倍调制时钟输出。
输出时钟（ FOUT ）选择
SD
1
1
0
1
0
1
0
1
0
1
0
1
0
1
SC2
0
0
0
0
0
0
0
1
1
1
1
1
1
1
SC1
0
0
0
1
1
1
1
0
0
0
0
1
1
1
SC0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
FOUT
(-01)
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
FOUT
(-02)
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
FOUT
(-04)
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
FOUT
(-06)
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
SST调制
大小
0.50%
1.00%
1.50%
2.00%
FIN / 512
2.50%
3.00%
3.50%
关闭
频率。
C
C
D
C
A
C
A
C
A
C
A
C
A
TYPE
±0.25%
±0.5%
-1.0%
±0.75%
+0.25% ~ -1.25%
±1.0%
+0.5% ~ -1.5%
±1.25%
+0.75% ~ -1.75%
±1.5%
+1.0% ~ -2.0%
±1.75%
+1.25% ~ -2.25%
注意事项：
C：中间传播。答：非对称传播。 D：向下传播。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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PLL701-01/02/04/06
低EMI的扩频时钟乘法器
框图
XIN / FIN
XOUT
XTAL
OSC
PLL
SST
FOUT
SC （0： 2）
控制
逻辑
引脚说明
名字
XIN / FIN
XOUT / SD
SC0
SC1
GND
FOUT
SC2
VDD
数
1
2
3
4
5
6
7
8
TYPE
I
B
I
I
P
O
I
P
描述
晶体的输入被连接到基本平行的方式结晶。 （℃
L
= 18pF之）或
时钟输入。
上电时，该引脚为输入引脚来选择调制类型。输入后，
取样时，此引脚是晶体输出。具有内部上拉电阻。
数字控制输入选择调制幅度。具有内部上拉。
数字控制输入选择调制幅度。具有内部上拉。
地面上。
调制时钟频率输出。前调制是频率
通过根据由1X， 2X，4X ，6X乘以输入频率合成
零件号（ PLL701-01 ， -02 ， -04 ， -06 ） 。
数字控制输入选择调制幅度。具有内部上拉。
电源。
功能说明
可选的扩频和调制幅度
该PLL701-01 / 02/ 4月6日提供了可选择的扩频调制类型，以及可选择的调制
震级。选择是由连接的特定引脚为逻辑“零”或“一”，根据该输出时钟作出
第1页上选择表。
为了减少在芯片上的管脚数，该PLL701-01 / 02/ 4月6日使用引脚2（ XOUT / SD ），其为双
双向引脚。该引脚用作调制类型选择输入（ SD ）在上电时（见输出时钟选择
表上的第1页），并作为XOUT晶体连接，一旦输入已被锁存。
引脚3（ SC0 ），4（ SC1 ）和7 （SC2 ）被用作输入来选择扩展频谱调制幅度为
（第1页）上的输出时钟选择表中显示。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真（ 510 ） 492-0991 www.phaselink.com
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PLL701-01/02/04/06
低EMI的扩频时钟乘法器
连接选择引脚为逻辑“ 1 ”
所有选择引脚有一个内部上拉电阻（用于为30kΩ引脚3 ， 4 ， 7 ，和120kΩ引脚2 ） 。这种内部上拉
电阻会拉输入值逻辑“一” （拉）在默认情况下，即当没有阻性负载连接
之间的引脚与GND 。因此无需外部上拉电阻需要连接时的逻辑“一”
电。
连接选择引脚为逻辑“零”
为仅输入引脚，即引脚3（ SC0 ），4（ SC1 ）和7 （SC2 ）中，销简单地需要被接地到拉输入
下降到逻辑“0 ” 。连接的双向引脚（SD）为逻辑“零”，将但是需要使用一个
该引脚与GND之间27kΩ负载电阻。
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值所指明的限制条件下的曝光装置的可能会造成永久性的损坏
装置，并影响了产品的可靠性。这些条件表示在这些或任何其它的应力只等级，并且该器件的功能性操作
上述本说明书中提到的操作限制条件是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2.时序特性
参数
上升时间
下降时间
输出占空比
循环周期抖动
循环周期抖动
符号
T
r
T
f
D
T
T
CYC- CYC
T
CYC- CYC
条件
测量0.8V 2.0V @ 3.3V
测得电压为2.0V 0.8V @ 3.3V
FOUT = 48MHz的@ 3.3V
FOUT =时钟频率72MHz @ 3.3V
分钟。
0.8
0.78
45
典型值。
0.95
0.85
50
马克斯。
1.1
0.9
55
100
100
单位
ns
ns
%
ps
ps
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低EMI的扩频时钟乘法器
3. DC / AC规格
参数
电源电压
输入高电压
输入低电压
输入高电流
输入低电平电流
输出高电压
输出低电压
输入频率
的F最大中断
IN
负载电容
上拉电阻
上拉电阻
短路电流
3.3V的动态电源电流
C
L
R
up
R
up
I
sc
I
CC
符号
V
DD
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
F
XIN
F
IN
条件
分钟。
2.97
0.7*VDD
典型值。
马克斯。
3.63
0.3*VDD
100
100
单位
V
V
V
A
A
I
OH
= 5毫安， VDD = 3.3V
I
OL
= 6毫安， VDD = 3.3V
当使用晶体
当使用参考时钟
当使用参考时钟
之间的引脚XIN和
XOUT *
销2
PIN 3 ， 4 ， 7
空载
2.4
10
10
18
120
30
50
20
0.4
30
30
100
兆赫
兆赫
s
pF
k
k
mA
mA
*注意：
引脚XIN和XOUT每个人都有一个36pF的电容。当与XTAL使用的，两个电容器组合加载与18pF之结晶。如果驾驶XIN
与基准时钟信号，负载电容将是36pF （典型值） 。
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低EMI的扩频时钟乘法器
包装信息
8引脚窄体SOIC （毫米）
SOI
C
符号
A
A1
B
C
D
E
H
L
e
分钟。
1.47
0.10
0.33
0.19
4.80
3.80
5.80
0.38
1.27 BSC
最大
.
1.73
0.25
0.51
0.25
4.95
4.00
6.20
1.27
A1
B
C
L
e
E
H
D
A
订购信息
对于部分订购，请联系我们的销售部：
47745弗里蒙特大道，弗里蒙特，CA 94538 ， USA
联系电话： （ 510 ） 492-0990传真： （ 510 ） 492-0991
产品型号
此设备的订单号是设备数量，包装类型和工作温度范围的组合
PLL701-0X乘C X读
产品型号
系列代号
套餐类型
S = SOIC
无=管
R =卷带式
无=师范大学包装
L =绿色包装
温度
C =商业，
I =工业
零件/订单号
PLL701-0XSCR
PLL701-0XSC
PLL701-0XSCLR
PLL701-0XSCL
记号
P701-0XXC
P701-0XXC
P701-0XXCL
P701-0XXCL
SOIC
SOIC
SOIC
SOIC
封装选项
-tape和卷轴
型管
-tape和卷轴（绿色）
型管（绿色）
温度
0
0
0
0
to
to
to
to
+70C
+70C
+70C
+70C
PhaseLink公司保留在任何时候更改其产品或规格，或两者兼而有之，恕不另行通知。信息
提供了PhaseLink被认为是准确和可靠。然而， PhaseLink使得有关所述的准确性无担保或保证
信息，不应承担任何损失或对本产品的使用或依赖造成任何性质的破坏。
生命支持政策：
PhaseLink的产品不得用于无生命支持设备或系统中的关键组件
快递PhaseLink公司的总裁书面批准。
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PLL701-01/02/04/06
低EMI的扩频时钟乘法器
特点
扩频时钟发生器，具有可选
从1个倍频为6倍输出。
输出频率范围： 10MHz至180MHz的。
接受来自晶体或参考时钟输入。
可选的中心，向下或不对称传播
调制。
可选择的调制速率。
TTL / CMOS兼容的输出。
3.3V工作电压。
低短期抖动。
采用8引脚150mil SOIC封装。
引脚配置
XIN / FIN
XOUT / SD * ^
SC0^
SC1^
1
8
VDD
SC2^
FOUT
GND
PLL701-0X
2
3
4
7
6
5
XIN / FIN = 10 30兆赫
注意：
^ ：内部上拉电阻（ 120kΩ的SD ， 30千欧的
SC0-SC2).
* ：将SD的值被加电时被锁存。该
内部上拉电阻导致的默认值高
当没有下拉电阻连接到该引脚
（ 27 kΩ的推荐外部下拉电阻） 。
描述
该PLL701-01 / 02 /04 / 06顷扩频时钟
设计用于减少电磁干扰的目的，发电机
在高速数字系统中。任何输出频率
从10到180MHz的可以通过编程来选择
6乘数模式。本设备被设计来操作
从一个晶体或参考时钟输入，并提供
1倍至6倍调制时钟输出。
输出时钟（ FOUT ）选择
SD
1
1
0
1
0
1
0
1
0
1
0
1
0
1
SC2
0
0
0
0
0
0
0
1
1
1
1
1
1
1
SC1
0
0
0
1
1
1
1
0
0
0
0
1
1
1
SC0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
FOUT
(-01)
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
X1
FOUT
(-02)
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
X2
FOUT
(-04)
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
X4
FOUT
(-06)
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
X6
SST调制
大小
0.50%
1.00%
1.50%
2.00%
FIN / 512
2.50%
3.00%
3.50%
关闭
频率。
C
C
D
C
A
C
A
C
A
C
A
C
A
TYPE
±0.25%
±0.5%
-1.0%
±0.75%
+0.25% ~ -1.25%
±1.0%
+0.5% ~ -1.5%
±1.25%
+0.75% ~ -1.75%
±1.5%
+1.0% ~ -2.0%
±1.75%
+1.25% ~ -2.25%
注意事项：
C：中间传播。答：非对称传播。 D：向下传播。
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低EMI的扩频时钟乘法器
框图
XIN / FIN
XOUT
XTAL
OSC
PLL
SST
FOUT
SC （0： 2）
控制
逻辑
引脚说明
名字
XIN / FIN
XOUT / SD
SC0
SC1
GND
FOUT
SC2
VDD
数
1
2
3
4
5
6
7
8
TYPE
I
B
I
I
P
O
I
P
描述
晶体的输入被连接到基本平行的方式结晶。 （℃
L
= 18pF之）或
时钟输入。
上电时，该引脚为输入引脚来选择调制类型。输入后，
取样时，此引脚是晶体输出。具有内部上拉电阻。
数字控制输入选择调制幅度。具有内部上拉。
数字控制输入选择调制幅度。具有内部上拉。
地面上。
调制时钟频率输出。前调制是频率
通过根据由1X， 2X，4X ，6X乘以输入频率合成
零件号（ PLL701-01 ， -02 ， -04 ， -06 ） 。
数字控制输入选择调制幅度。具有内部上拉。
电源。
功能说明
可选的扩频和调制幅度
该PLL701-01 / 02/ 4月6日提供了可选择的扩频调制类型，以及可选择的调制
震级。选择是由连接的特定引脚为逻辑“零”或“一”，根据该输出时钟作出
第1页上选择表。
为了减少在芯片上的管脚数，该PLL701-01 / 02/ 4月6日使用引脚2（ XOUT / SD ），其为双
双向引脚。该引脚用作调制类型选择输入（ SD ）在上电时（见输出时钟选择
表上的第1页），并作为XOUT晶体连接，一旦输入已被锁存。
引脚3（ SC0 ），4（ SC1 ）和7 （SC2 ）被用作输入来选择扩展频谱调制幅度为
（第1页）上的输出时钟选择表中显示。
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PLL701-01/02/04/06
低EMI的扩频时钟乘法器
连接选择引脚为逻辑“ 1 ”
所有选择引脚有一个内部上拉电阻（用于为30kΩ引脚3 ， 4 ， 7 ，和120kΩ引脚2 ） 。这种内部上拉
电阻会拉输入值逻辑“一” （拉）在默认情况下，即当没有阻性负载连接
之间的引脚与GND 。因此无需外部上拉电阻需要连接时的逻辑“一”
电。
连接选择引脚为逻辑“零”
为仅输入引脚，即引脚3（ SC0 ），4（ SC1 ）和7 （SC2 ）中，销简单地需要被接地到拉输入
下降到逻辑“0 ” 。连接的双向引脚（SD）为逻辑“零”，将但是需要使用一个
该引脚与GND之间27kΩ负载电阻。
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值所指明的限制条件下的曝光装置的可能会造成永久性的损坏
装置，并影响了产品的可靠性。这些条件表示在这些或任何其它的应力只等级，并且该器件的功能性操作
上述本说明书中提到的操作限制条件是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2.时序特性
参数
上升时间
下降时间
输出占空比
循环周期抖动
循环周期抖动
符号
T
r
T
f
D
T
T
CYC- CYC
T
CYC- CYC
条件
测量0.8V 2.0V @ 3.3V
测得电压为2.0V 0.8V @ 3.3V
FOUT = 48MHz的@ 3.3V
FOUT =时钟频率72MHz @ 3.3V
分钟。
0.8
0.78
45
典型值。
0.95
0.85
50
马克斯。
1.1
0.9
55
100
100
单位
ns
ns
%
ps
ps
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低EMI的扩频时钟乘法器
3. DC / AC规格
参数
电源电压
输入高电压
输入低电压
输入高电流
输入低电平电流
输出高电压
输出低电压
输入频率
的F最大中断
IN
负载电容
上拉电阻
上拉电阻
短路电流
3.3V的动态电源电流
C
L
R
up
R
up
I
sc
I
CC
符号
V
DD
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
F
XIN
F
IN
条件
分钟。
2.97
0.7*VDD
典型值。
马克斯。
3.63
0.3*VDD
100
100
单位
V
V
V
A
A
I
OH
= 5毫安， VDD = 3.3V
I
OL
= 6毫安， VDD = 3.3V
当使用晶体
当使用参考时钟
当使用参考时钟
之间的引脚XIN和
XOUT *
销2
PIN 3 ， 4 ， 7
空载
2.4
10
10
18
120
30
50
20
0.4
30
30
100
兆赫
兆赫
s
pF
k
k
mA
mA
*注意：
引脚XIN和XOUT每个人都有一个36pF的电容。当与XTAL使用的，两个电容器组合加载与18pF之结晶。如果驾驶XIN
与基准时钟信号，负载电容将是36pF （典型值） 。
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低EMI的扩频时钟乘法器
包装信息
8引脚窄体SOIC （毫米）
SOI
C
符号
A
A1
B
C
D
E
H
L
e
分钟。
1.47
0.10
0.33
0.19
4.80
3.80
5.80
0.38
1.27 BSC
最大
.
1.73
0.25
0.51
0.25
4.95
4.00
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订购信息
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47745弗里蒙特大道，弗里蒙特，CA 94538 ， USA
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产品型号
此设备的订单号是设备数量，包装类型和工作温度范围的组合
PLL701-0X乘C X读
产品型号
系列代号
套餐类型
S = SOIC
无=管
R =卷带式
无=师范大学包装
L =绿色包装
温度
C =商业，
I =工业
零件/订单号
PLL701-0XSCR
PLL701-0XSC
PLL701-0XSCLR
PLL701-0XSCL
记号
P701-0XXC
P701-0XXC
P701-0XXCL
P701-0XXCL
SOIC
SOIC
SOIC
SOIC
封装选项
-tape和卷轴
型管
-tape和卷轴（绿色）
型管（绿色）
温度
0
0
0
0
to
to
to
to
+70C
+70C
+70C
+70C
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提供了PhaseLink被认为是准确和可靠。然而， PhaseLink使得有关所述的准确性无担保或保证
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生命支持政策：
PhaseLink的产品不得用于无生命支持设备或系统中的关键组件
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47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转03年5月7日第5页
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