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PLL650-06
网络LAN时钟
特点
引脚配置
XIN
XOUT
GND
50MHz/FS*
1
2
3
4
8
7
6
5
VDD
GND
75MHz
+
/66MHz
+
VDD
全CMOS输出摆幅与40 mA输出驱动
能力。 25 mA输出驱动为TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
一个输出固定在50MHz
66.6或75MHz的一个可选择的输出频率（与
双驱动力输出） 。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
采用8引脚150mil SOIC
.
PLL650-06
*：双向引脚
+ ：双重力量输出
描述
锁相环650-06是一种低成本，低抖动，高
高性能时钟合成器。使用PhaseLink的
专有的模拟锁相环技术，这
设备可产生1 50MHz的输出时钟和一个
从单个可选择为75MHz或66.6MHz频率范围内的输出时钟
低成本25.0MHz晶振。这使得PLL650-06理想
用于网络应用程序。
频率表
FS
0
1
引脚6
75MHz
66.6MHz
框图
50MHz
XIN
XOUT
XTAL
OSC
控制
逻辑
FS
1
75MHz/66MHz
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
www.phaselink.com
转04年9月3日第1页
PLL650-06
网络LAN时钟
引脚说明
名字
XIN
XOUT
50MHz/FS
在75MHz / 66MHz的
VDD
GND
数
1
2
4
6
5, 8
3, 7
TYPE
I
I
B
O
P
P
描述
25MHz的基频晶体输入（ 20pF的
L
并联谐振） 。
晶体连接引脚。
50MHz的输出。该引脚锁存器在上电时的满量程输入值。它有一个
60KΩ内部上拉电阻。
在75MHz或66.6MHz频率范围内输出与双驱动力量。输出频率
由FS的值来确定（见销4）。
3.3V电源。
地面上。
功能说明
可选扩展频谱和输出频率
该PLL650-06提供可选择的输出频率。选择连接选择引脚为逻辑“0 ”或制成
“一” ，或留下按照第1页上显示的频率选择表中它没有连接（内部上拉） 。
引脚4 （FS）是根据使用频率来选择的引脚6（在75MHz或66.6MHz频率范围内）的输出频率的双向销
第1页如何连接这个双向引脚的描述上选择表在之后的一段。
连接的双向销
的双向引脚用作上电时的输入，并且作为输出，只要输入已经被锁存。的价值
输入锁存-在上电时。根据不同的引脚（见引脚说明）上，输入可以是三电平或标准2级。
不像单向引脚，双向引脚不能直接连接到GND或VDD ，以便将输入到设置为"0"或"1" ，
由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉电阻是本。这使得
当没有外部的下拉电阻器连接在引脚和GND之间将要设定的默认值（根据定义，一个三电平
输入具有"M" （中）一个缺省值，如果它没有连接） 。为了双向引脚连接到非缺省值，则
输入必须通过一个外部下拉/上拉电阻连接到GND或VDD 。
注意：
当输出负载呈现
相比于内部的上拉电阻的低阻抗，内部的上拉电阻可能不足以拉动输入向上
为逻辑“ 1 ” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD的电阻小本，
电阻实质上是并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻器可
已被确定尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是
驱动74FXX TTL组件时尤其如此。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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PLL650-06
网络LAN时钟
应用框图
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP = 60KΩ 。 R在从1到0 ，而RB开始从0到1 。
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备可能会导致器件永久性损坏
并影响了产品的可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于任何其他条件
本说明书中提到的操作限制是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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网络LAN时钟
2. AC规格
参数
输入频率
输出上升时间
输出下降时间
占空比
马克斯。绝对抖动
马克斯。抖动，周期循环
条件
0.8V至2.0V空载
2.0V到0.8V的空载
@ 50% V
DD
短期
分钟。
10
典型值。
25
马克斯。
27
1.5
1.5
55
80
单位
兆赫
ns
ns
%
ps
ps
45
50
±150
3.直流规范
参数
工作电压
输入高电压
输入低电压
输入高电压
输入低电压
输入高电压
输入低电压
输出高电压
输出低电压
输出高电压，在
CMOS电平
工作电源电流
短路电流
额定输出电流*
额定输出电流*
内部上拉电阻
内部上拉电阻
符号
V
DD
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
V
OH
I
DD
I
S
I
OUT
I
OUT
R
up
R
up
条件
分钟。
2.97
典型值。
V
DD
/2
V
DD
/2
马克斯。
3.63
V
DD
/2 - 1
0.5
单位
V
V
V
V
V
V
V
V
V
V
对于所有的三电平输入
对于所有的三电平输入
对于所有正常输入
对于所有正常输入
I
OH
= -25mA
I
OL
= 25毫安
I
OH
= -8mA
空载
CMOS输出电平
TTL输出电平
5,7引脚
销2
V
DD
-0.5
2
0.8
2.4
0.4
V
DD
-0.4
35
35
20
±50
40
25
60
120
mA
mA
mA
mA
k
k
* ：输出的优势是增加了一倍（ 。也就是最小的CMOS电平70毫安，典型CMOS电平是80毫安）引脚6 （输出为75MHz或66.6MHz频率范围内）
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网络LAN时钟
包装信息
8 PIN （单位mm）
窄体SOIC
符号
A
A1
B
C
D
E
H
L
e
分钟。
1.47
0.10
0.33
0.19
4.80
3.80
5.80
0.38
1.27 BSC
马克斯。
1.73
0.25
0.51
0.25
4.95
4.00
6.20
1.27
A
1
e
B
A
C
L
D
E
H
订购信息
对于部分订购，请联系我们的销售部：
47745弗里蒙特大道，弗里蒙特，CA 94538 ， USA
联系电话： （ 510 ） 492-0990传真： （ 510 ） 492-0991
产品型号
此设备的顺序号是以下的组合：
设备数量，包装类型和工作温度范围
PLL650-06 S·C
产品型号
温度
C =商业
I = INDUSTRAL
套餐类型
S = SOIC
订单号
PLL650-06SC-R
PLL650-06SC
记号
P650-06SC
P650-06SC
封装选项
SOIC - 磁带和卷轴
SOIC - 管
PhaseLink公司保留在任何时候更改其产品或规格，或两者兼而有之，恕不另行通知。信息
提供了PhaseLink被认为是准确和可靠。然而， PhaseLink使得有关所述的准确性无担保或保证
信息，不应承担任何损失或对本产品的使用或依赖造成任何性质的破坏。
生命支持政策：
PhaseLink的产品不得用于无生命支持设备或系统中的关键组件
快递PhaseLink公司的总裁书面批准。
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特点
引脚配置
XIN
XOUT
GND
50MHz/FS*
1
2
3
4
8
7
6
5
VDD
GND
75MHz
+
/66MHz
+
VDD
全CMOS输出摆幅与40 mA输出驱动
能力。 25 mA输出驱动为TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
一个输出固定在50MHz
66.6或75MHz的一个可选择的输出频率（与
双驱动力输出） 。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
采用8引脚150mil SOIC
.
PLL650-06
*：双向引脚
+ ：双重力量输出
描述
锁相环650-06是一种低成本，低抖动，高
高性能时钟合成器。使用PhaseLink的
专有的模拟锁相环技术，这
设备可产生1 50MHz的输出时钟和一个
从单个可选择为75MHz或66.6MHz频率范围内的输出时钟
低成本25.0MHz晶振。这使得PLL650-06理想
用于网络应用程序。
频率表
FS
0
1
引脚6
75MHz
66.6MHz
框图
50MHz
XIN
XOUT
XTAL
OSC
控制
逻辑
FS
1
75MHz/66MHz
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引脚说明
名字
XIN
XOUT
50MHz/FS
在75MHz / 66MHz的
VDD
GND
数
1
2
4
6
5, 8
3, 7
TYPE
I
I
B
O
P
P
描述
25MHz的基频晶体输入（ 20pF的
L
并联谐振） 。
晶体连接引脚。
50MHz的输出。该引脚锁存器在上电时的满量程输入值。它有一个
60KΩ内部上拉电阻。
在75MHz或66.6MHz频率范围内输出与双驱动力量。输出频率
由FS的值来确定（见销4）。
3.3V电源。
地面上。
功能说明
可选扩展频谱和输出频率
该PLL650-06提供可选择的输出频率。选择连接选择引脚为逻辑“0 ”或制成
“一” ，或留下按照第1页上显示的频率选择表中它没有连接（内部上拉） 。
引脚4 （FS）是根据使用频率来选择的引脚6（在75MHz或66.6MHz频率范围内）的输出频率的双向销
第1页如何连接这个双向引脚的描述上选择表在之后的一段。
连接的双向销
的双向引脚用作上电时的输入，并且作为输出，只要输入已经被锁存。的价值
输入锁存-在上电时。根据不同的引脚（见引脚说明）上，输入可以是三电平或标准2级。
不像单向引脚，双向引脚不能直接连接到GND或VDD ，以便将输入到设置为"0"或"1" ，
由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉电阻是本。这使得
当没有外部的下拉电阻器连接在引脚和GND之间将要设定的默认值（根据定义，一个三电平
输入具有"M" （中）一个缺省值，如果它没有连接） 。为了双向引脚连接到非缺省值，则
输入必须通过一个外部下拉/上拉电阻连接到GND或VDD 。
注意：
当输出负载呈现
相比于内部的上拉电阻的低阻抗，内部的上拉电阻可能不足以拉动输入向上
为逻辑“ 1 ” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD的电阻小本，
电阻实质上是并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻器可
已被确定尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是
驱动74FXX TTL组件时尤其如此。
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网络LAN时钟
应用框图
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP = 60KΩ 。 R在从1到0 ，而RB开始从0到1 。
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备可能会导致器件永久性损坏
并影响了产品的可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于任何其他条件
本说明书中提到的操作限制是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
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参数
输入频率
输出上升时间
输出下降时间
占空比
马克斯。绝对抖动
马克斯。抖动，周期循环
条件
0.8V至2.0V空载
2.0V到0.8V的空载
@ 50% V
DD
短期
分钟。
10
典型值。
25
马克斯。
27
1.5
1.5
55
80
单位
兆赫
ns
ns
%
ps
ps
45
50
±150
3.直流规范
参数
工作电压
输入高电压
输入低电压
输入高电压
输入低电压
输入高电压
输入低电压
输出高电压
输出低电压
输出高电压，在
CMOS电平
工作电源电流
短路电流
额定输出电流*
额定输出电流*
内部上拉电阻
内部上拉电阻
符号
V
DD
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
V
OH
I
DD
I
S
I
OUT
I
OUT
R
up
R
up
条件
分钟。
2.97
典型值。
V
DD
/2
V
DD
/2
马克斯。
3.63
V
DD
/2 - 1
0.5
单位
V
V
V
V
V
V
V
V
V
V
对于所有的三电平输入
对于所有的三电平输入
对于所有正常输入
对于所有正常输入
I
OH
= -25mA
I
OL
= 25毫安
I
OH
= -8mA
空载
CMOS输出电平
TTL输出电平
5,7引脚
销2
V
DD
-0.5
2
0.8
2.4
0.4
V
DD
-0.4
35
35
20
±50
40
25
60
120
mA
mA
mA
mA
k
k
* ：输出的优势是增加了一倍（ 。也就是最小的CMOS电平70毫安，典型CMOS电平是80毫安）引脚6 （输出为75MHz或66.6MHz频率范围内）
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包装信息
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窄体SOIC
符号
A
A1
B
C
D
E
H
L
e
分钟。
1.47
0.10
0.33
0.19
4.80
3.80
5.80
0.38
1.27 BSC
马克斯。
1.73
0.25
0.51
0.25
4.95
4.00
6.20
1.27
A
1
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B
A
C
L
D
E
H
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产品型号
此设备的顺序号是以下的组合：
设备数量，包装类型和工作温度范围
PLL650-06 S·C
产品型号
温度
C =商业
I = INDUSTRAL
套餐类型
S = SOIC
订单号
PLL650-06SC-R
PLL650-06SC
记号
P650-06SC
P650-06SC
封装选项
SOIC - 磁带和卷轴
SOIC - 管
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提供了PhaseLink被认为是准确和可靠。然而， PhaseLink使得有关所述的准确性无担保或保证
信息，不应承担任何损失或对本产品的使用或依赖造成任何性质的破坏。
生命支持政策：
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PIC18F46K22-E/ML
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型号
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