PLL650-05
低EMI网络LAN时钟
特点
引脚配置
XIN
XOUT/ENB_125M*^
GND
VDD
125MHz
GND
75MHz/FS1*^
ENB_75MHz^
1
2
16
15
VDD
VDD
25MHz/FS0*^
GND
GND
SDRAMx2
VDD
SS0
T
全CMOS输出摆幅与40 mA输出驱动
能力。 25 mA输出驱动为TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
3固定为25MHz ，为75Mhz和125MHz的输出与
输出禁用
105 ， 83.3 ， 140MHz的SDRAM可选频率
（双驱动强度） 。
扩频技术选择的EMI
从减
±0.5%, ±0.75%
中心SDRAM和
中央处理器。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
采用16引脚150mil SOIC
.
PLL 650-05
3
4
5
6
7
8
14
13
12
11
10
9
注意：
SDRAMx2 ：双驱动力量。
T
：三电平输入^ ：内部上拉
电阻* ：双向针（上电时的输入值被锁定） 。
描述
该PLL650-05是一种低成本，低抖动，高
高性能时钟合成器。随着PhaseLink的
专有的模拟锁相环技术，这
设备可以从一个25.0MHz产生多个时钟输出
晶体或参考时钟。这使得PLL650-05一个
对于需要超频的网络系统最佳选择
芯片， PCI设备，SDRAM和专用集成电路。
频率表
FS1
0
0
1
1
FS0
0
1
0
1
SDRAMX2
三态
140MHz
SST
83.3MHz
SST
105MHz
SST
框图
1
XIN
XOUT
XTAL
OSC
125MHz
（可关闭）
1
控制
逻辑
FS（ 0：1 ）
SDRAM （ 105 ， 83.3 ， 140MHz的）
75兆赫
（可关闭）
1
1
25MHz
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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引脚说明
名字
XIN
XOUT/ENB_125M
125MHz
75MHz/FS1
ENB_75M
SS0
SDRAMx2
25MHz/FS0
VDD
GND
数
1
2
5
7
8
9
11
14
4,10,15,16
3,6,12,13
TYPE
I
B
O
B
I
I
O
B
P
P
描述
25MHz的基频晶体输入（ 20pF的
L
并联谐振） 。
晶振输出。上电时，该引脚锁存ENB_125M （输出使能
选择为125MHz的输出。残疾人当ENB_125M是合乎逻辑的零。有
120kΩ内部上拉电阻。
125MHz的输出。
75MHz的输出。上电时，该引脚锁存FS1价值。它具有内部60KΩ
上拉电阻。
输出使能为75Mhz输出高电平时。当ENB_75M被禁用
逻辑低电平。它有60KΩ内部上拉电阻。
该引脚是一个三电平输入引脚来控制扩频功能。看
扩频选型表
SDRAM输出，由财政司司长决定的双重驱动力（ 0 ： 1 ）的值。
25MHz的（参考）输出。上电时，该引脚锁存FS0价值。它有60KΩ
内部上拉电阻。
电源。
地面上。
扩频选型表
SS0
0
M
1
SST
±0.75%
中心
关闭
±0.5%
中心
功能说明
可选扩展频谱和输出频率
该PLL650-05提供可选择的扩频调制和可选择的输出频率。选择是通过
连接特定的引脚为逻辑“0 ”或“ 1 ” ，或使他们无法连接（三电平输入或内部上拉）
根据分别在1页和2中所示的频率和扩频选择表。
为了减少引脚的用法， PLL650-05使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0
（连接至GND ） ， 1 （连接到VDD ） ， M（不要连接） 。因此，与两电平选择管脚，所述三电平输入引脚
在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到
GND 。同样，为了连接到一个逻辑“1”的引脚必须连接到VDD。
连接的双向销
的双向引脚用作上电时的输入，并且作为输出，只要输入已经被锁存。的价值
输入锁存-在上电时。根据不同的引脚（见引脚说明）上，输入可以是三电平或标准2级。
不像单向引脚，双向引脚不能直接连接到GND或VDD ，以便将输入到设置为"0"或"1" ，
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉电阻是本。这使得
当没有外部的下拉电阻器连接在引脚和GND之间将要设定的默认值（根据定义，一个三电平
输入具有"M" （中）一个缺省值，如果它没有连接） 。为了双向引脚连接到非缺省值，则
输入必须通过一个外部下拉/上拉电阻连接到GND或VDD 。
注意：
当输出负载呈现
相比于内部的上拉电阻的低阻抗，内部的上拉电阻可能不足以拉动输入向上
为逻辑“ 1 ” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD的电阻小本，
电阻实质上是并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻器可
已被确定尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是
驱动74FXX TTL组件时尤其如此。
应用框图
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP = 120kΩ的50MHz_OE （ 2脚） ; RUP = 60K
为FS（ 0 ：1）。 R在从1到0 ，而RB开始从0到1 。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备可能会导致器件永久性损坏
并影响了产品的可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于任何其他条件
本说明书中提到的操作限制是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2. AC规格
参数
输入频率
输出上升时间
输出下降时间
占空比*
马克斯。绝对抖动
马克斯。抖动，周期循环
条件
0.8V至2.0V空载
2.0V到0.8V的空载
@ 50% V
DD
短期
分钟。
10
典型值。
25
马克斯。
27
1.5
1.5
55
80
单位
兆赫
ns
ns
%
ps
ps
45
50
±150
*：在壳体的SDRAM输出被选择为83.3MHz ，输出销22的占空比为40 ％-60％ ，如果它的输出频率被选择为105MHz
（ FS2 = 1）。在所有其他情况下，销22也将有50 ％-50 ％，典型的工作循环。
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3. DC规格
参数
工作电压
输入高电压
输入低电压
输入高电压
输入低电压
输入高电压
输入低电压
输出高电压
输出低电压
输出高电压，在
CMOS电平
工作电源电流
短路电流
额定输出电流*
额定输出电流*
内部上拉电阻
内部上拉电阻
符号
V
DD
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
V
OH
I
DD
I
S
I
OUT
I
OUT
R
up
R
up
条件
分钟。
2.97
典型值。
V
DD
/2
V
DD
/2
马克斯。
3.63
V
DD
/2 - 1
0.5
单位
V
V
V
V
V
V
V
V
V
V
对于所有的三电平输入
对于所有的三电平输入
对于所有正常输入
对于所有正常输入
I
OH
= -25mA
I
OL
= 25毫安
I
OH
= -8mA
空载
CMOS输出电平
TTL输出电平
5,7引脚
销2
V
DD
-0.5
2
0.8
2.4
0.4
V
DD
-0.4
35
35
20
±50
40
25
60
120
mA
mA
mA
mA
k
k
*： SDRAM输出的优势是增加了一倍（ 。也就是最小的CMOS电平70毫安，典型CMOS电平是80毫安）
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特点
引脚配置
XIN
XOUT/ENB_125M*^
GND
VDD
125MHz
GND
75MHz/FS1*^
ENB_75MHz^
1
2
16
15
VDD
VDD
25MHz/FS0*^
GND
GND
SDRAMx2
VDD
SS0
T
全CMOS输出摆幅与40 mA输出驱动
能力。 25 mA输出驱动为TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
3固定为25MHz ，为75Mhz和125MHz的输出与
输出禁用
105 ， 83.3 ， 140MHz的SDRAM可选频率
（双驱动强度） 。
扩频技术选择的EMI
从减
±0.5%, ±0.75%
中心SDRAM和
中央处理器。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
采用16引脚150mil SOIC
.
PLL 650-05
3
4
5
6
7
8
14
13
12
11
10
9
注意：
SDRAMx2 ：双驱动力量。
T
：三电平输入^ ：内部上拉
电阻* ：双向针（上电时的输入值被锁定） 。
描述
该PLL650-05是一种低成本，低抖动，高
高性能时钟合成器。随着PhaseLink的
专有的模拟锁相环技术，这
设备可以从一个25.0MHz产生多个时钟输出
晶体或参考时钟。这使得PLL650-05一个
对于需要超频的网络系统最佳选择
芯片， PCI设备，SDRAM和专用集成电路。
频率表
FS1
0
0
1
1
FS0
0
1
0
1
SDRAMX2
三态
140MHz
SST
83.3MHz
SST
105MHz
SST
框图
1
XIN
XOUT
XTAL
OSC
125MHz
（可关闭）
1
控制
逻辑
FS（ 0：1 ）
SDRAM （ 105 ， 83.3 ， 140MHz的）
75兆赫
（可关闭）
1
1
25MHz
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引脚说明
名字
XIN
XOUT/ENB_125M
125MHz
75MHz/FS1
ENB_75M
SS0
SDRAMx2
25MHz/FS0
VDD
GND
数
1
2
5
7
8
9
11
14
4,10,15,16
3,6,12,13
TYPE
I
B
O
B
I
I
O
B
P
P
描述
25MHz的基频晶体输入（ 20pF的
L
并联谐振） 。
晶振输出。上电时，该引脚锁存ENB_125M （输出使能
选择为125MHz的输出。残疾人当ENB_125M是合乎逻辑的零。有
120kΩ内部上拉电阻。
125MHz的输出。
75MHz的输出。上电时，该引脚锁存FS1价值。它具有内部60KΩ
上拉电阻。
输出使能为75Mhz输出高电平时。当ENB_75M被禁用
逻辑低电平。它有60KΩ内部上拉电阻。
该引脚是一个三电平输入引脚来控制扩频功能。看
扩频选型表
SDRAM输出，由财政司司长决定的双重驱动力（ 0 ： 1 ）的值。
25MHz的（参考）输出。上电时，该引脚锁存FS0价值。它有60KΩ
内部上拉电阻。
电源。
地面上。
扩频选型表
SS0
0
M
1
SST
±0.75%
中心
关闭
±0.5%
中心
功能说明
可选扩展频谱和输出频率
该PLL650-05提供可选择的扩频调制和可选择的输出频率。选择是通过
连接特定的引脚为逻辑“0 ”或“ 1 ” ，或使他们无法连接（三电平输入或内部上拉）
根据分别在1页和2中所示的频率和扩频选择表。
为了减少引脚的用法， PLL650-05使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0
（连接至GND ） ， 1 （连接到VDD ） ， M（不要连接） 。因此，与两电平选择管脚，所述三电平输入引脚
在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到
GND 。同样，为了连接到一个逻辑“1”的引脚必须连接到VDD。
连接的双向销
的双向引脚用作上电时的输入，并且作为输出，只要输入已经被锁存。的价值
输入锁存-在上电时。根据不同的引脚（见引脚说明）上，输入可以是三电平或标准2级。
不像单向引脚，双向引脚不能直接连接到GND或VDD ，以便将输入到设置为"0"或"1" ，
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由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉电阻是本。这使得
当没有外部的下拉电阻器连接在引脚和GND之间将要设定的默认值（根据定义，一个三电平
输入具有"M" （中）一个缺省值，如果它没有连接） 。为了双向引脚连接到非缺省值，则
输入必须通过一个外部下拉/上拉电阻连接到GND或VDD 。
注意：
当输出负载呈现
相比于内部的上拉电阻的低阻抗，内部的上拉电阻可能不足以拉动输入向上
为逻辑“ 1 ” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD的电阻小本，
电阻实质上是并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻器可
已被确定尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是
驱动74FXX TTL组件时尤其如此。
应用框图
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP = 120kΩ的50MHz_OE （ 2脚） ; RUP = 60K
为FS（ 0 ：1）。 R在从1到0 ，而RB开始从0到1 。
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电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备可能会导致器件永久性损坏
并影响了产品的可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于任何其他条件
本说明书中提到的操作限制是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2. AC规格
参数
输入频率
输出上升时间
输出下降时间
占空比*
马克斯。绝对抖动
马克斯。抖动，周期循环
条件
0.8V至2.0V空载
2.0V到0.8V的空载
@ 50% V
DD
短期
分钟。
10
典型值。
25
马克斯。
27
1.5
1.5
55
80
单位
兆赫
ns
ns
%
ps
ps
45
50
±150
*：在壳体的SDRAM输出被选择为83.3MHz ，输出销22的占空比为40 ％-60％ ，如果它的输出频率被选择为105MHz
（ FS2 = 1）。在所有其他情况下，销22也将有50 ％-50 ％，典型的工作循环。
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3. DC规格
参数
工作电压
输入高电压
输入低电压
输入高电压
输入低电压
输入高电压
输入低电压
输出高电压
输出低电压
输出高电压，在
CMOS电平
工作电源电流
短路电流
额定输出电流*
额定输出电流*
内部上拉电阻
内部上拉电阻
符号
V
DD
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
V
OH
I
DD
I
S
I
OUT
I
OUT
R
up
R
up
条件
分钟。
2.97
典型值。
V
DD
/2
V
DD
/2
马克斯。
3.63
V
DD
/2 - 1
0.5
单位
V
V
V
V
V
V
V
V
V
V
对于所有的三电平输入
对于所有的三电平输入
对于所有正常输入
对于所有正常输入
I
OH
= -25mA
I
OL
= 25毫安
I
OH
= -8mA
空载
CMOS输出电平
TTL输出电平
5,7引脚
销2
V
DD
-0.5
2
0.8
2.4
0.4
V
DD
-0.4
35
35
20
±50
40
25
60
120
mA
mA
mA
mA
k
k
*： SDRAM输出的优势是增加了一倍（ 。也就是最小的CMOS电平70毫安，典型CMOS电平是80毫安）
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