P LIM INA RY
PLL650-04
低EMI时钟为10/100 PHY和千兆以太网
特点
引脚配置
XIN
XOUT / SSTE * ^
GND
VDD
CLKOUT_EN ^
VDD
CLKOUTO
CLKOUTO
FS1^
CLKOUTO
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VDD
50M_EN^
25MHz/25M_EN*^
GND
50MHz
GND
CLKOUTO
FS0
CLKOUTO
GND
全CMOS输出摆幅与25 mA输出驱动
能力的TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
低抖动（ < 80ps周期到周期）
25 MHz和50 MHz的输出
五CLKOUT可选择90间， 100 ， 125 ， 133 ，
145和150兆赫。
SSTE （ SST启用）低EMI选择的CLKOUT 。
输出使能功能。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
可提供20引脚150mil SSOP
.
注意：
^ ：内部上拉电阻* ：双向针 ：低EMI输出
PLL 650-04
描述
该PLL650-04是一种低成本，低抖动，高
高性能时钟合成器。随着PhaseLink专利
模拟锁相环技术，芯片接受
25.0 MHz晶体，并产生多个输出的时钟
网络芯片。可选择一个CLKOUT信号
频率（ 25MHz的， 48MHz的， 50MHz的， 90MHz的， 100MHz的，
125MHz的， 133MHz的， 145MHz或150 MHz）的可在5
输出管脚。通过SST使能（ SSTE ）选择时，
CLKOUT信号可以被调制以降低EMI通过
扩频技术。输出使能选择器
可用于启用/禁用输出信号。
选型表
FS1
0
0
0
1
1
1
FS0
0
M
1
0
M
1
CLKOUT
90兆赫
100兆赫
125兆赫
133兆赫
145兆赫
150兆赫
SSTE
0
1
SST
调制
±0.25%
中心
关闭
三电平输入引脚： 0 =连接到GND
M =未连接， 1 =连接到VDD
框图
25M_EN （启用）
XIN
XOUT
XTAL
OSC
1
25MHz
50M_EN （启用）
FS（ 0：1 ）
控制
逻辑
1
50MHz
CLKOUT_EN （启用）
SSTE
（ SST启用）
5
CLKOUT （ 90 100 ， 125 ， 133 ，
145或150兆赫）
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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PLL650-04
低EMI时钟为10/100 PHY和千兆以太网
引脚说明
名字
XIN
XOUT / SSTE
GND
VDD
CLKOUT_EN
CLKOUT
FS0
FS1
50兆赫
数
1
2
3,11,15,17
4,6,20
5
7,8,10,12,14
13
9
16
TYPE
I
B
P
P
I
O
TL
I
O
描述
晶体的输入被连接到一个25MHz的基本平行的方式
晶体（C
L
=20pF).
水晶插头。上电时，该SSTE值，启用/禁用
扩频功能被锁定英寸120kΩ内部上拉电阻。
地面上。
3.3V电源。
CLKOUT使能引脚。禁止CLKOUT为三态，如果“低” （逻辑0 ） 。
内部60KΩ上拉电阻默认为'高' （逻辑1） 。
与可选频率CLKOUT输出，通过FS （ 0 ： 1 ） 。 CLKOUT可以
使用SST降低EMI通过SSTE进行调制。 CLKOUT可以
残疾人为三态与CLKOUT_EN 。
三电平频率选择引脚（见第1页选择表） 。 0 ：连接
到GND ， 1 ：连接到VDD ， M：没有连接。
频率选择引脚（标准的双电平'1'或'0'） 。请参阅第1页的表。
内部60KΩ上拉电阻默认为'高' （逻辑1） 。
50 MHz的输出。这个输出是不调制扩频。这
输出可以被禁用，以三态与50M_EN 。
25 MHz的输出，而不是调制扩频。双向引脚：在
电时，将输入值25M_EN锁存项。如果25M_EN （ 25MHz的输出
使能）为低电平时，该引脚将被禁用，以三态上电后，如果
25M_EN高，出脚将被激活，并提供25 MHz的输出
上电后信号。内部60KΩ上拉电阻默认为'高'
（逻辑1） 。
50 MHz的输出使能引脚。禁止50MHz的输出三态，如果“低”
（逻辑0）。内部60KΩ上拉电阻默认为'高' （逻辑1） 。
25兆赫/ 25M_EN
18
B
50M_EN
19
I
功能说明
可选扩展频谱和输出频率
该PLL650-04提供了可选的扩频调制和可选输出频率为CLKOUT信号。
选择是由连接的特定引脚为逻辑“零”或“一”制成，根据频率和扩频
显示第1页上选择表。
为了减少在芯片上的管脚数，该PLL650-04采用双向引脚用作上电时的输入，
并作为一旦输入被锁存输出。
引脚2 （ SSTE ）是用作输入以启用/禁用在上电时将扩频调制的双向引脚，以及用于
作为SSTE输入信号后， XOUT晶体连接已被锁定。销18 （ 25M_EN ）是用于双向销
启用/禁用在上电时的25MHz的输出。之后的输入信号被锁存，销18将作为25MHz的输出或
将被禁用，这取决于25M_EN的电值。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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PLL650-04
低EMI时钟为10/100 PHY和千兆以太网
连接选择引脚为逻辑“ 1 ”
输出使能和扩频选择引脚具有内部上拉电阻（ 60KΩ所有选择引脚除外
引脚2 （ SSTE ） ，其中有一个120kΩ内部上拉） 。这种内部上拉电阻将输入值拉为逻辑“ 1 ” （上拉
向上）由缺省情况下，即当没有负载电阻被连接在引脚和GND之间。因此无需外部上拉电阻是
需要用于连接一个逻辑“1”上电时。
注意：
当输出负载呈现低阻抗相比
内部上拉电阻，内部的上拉电阻可能不足以拉动输入到一个逻辑“1” ，和一个
外部上拉电阻可能需要。
连接选择引脚为逻辑“零”
连接的双向引脚为逻辑“零”并不需要销之间使用外部负载电阻的
GND具有足够小（相对于内部的上拉电阻），从而使管脚的电压被拉到0.8V以下
（逻辑“0 ”）。为了避免负载效应，当引脚用作输出时，外部的下拉电阻的值
然而，应该保持尽可能大。在一般情况下，建议使用周围的六分之一的外部电阻
四分之一的内部上拉电阻（见应用图） 。
注意：
当输出被用于驱动一个负载呈现
之间的输出端子与VDD一个小电阻，该电阻是在本质上并联地连接到所述内部上拉
电阻器。在这种情况下，外部的下拉电阻器可能不得不被定尺寸更小，以保证该端子电压
将足够低，达到所期望的逻辑“零” 。驱动74FXX TTL元件时，这是特别真实的。
选择输出频率（ CLKOUT）与三电平的选择销
CLKOUT的频率被选择与三电平的FS （0： 1）输入引脚，按照频率选择表的第1页与
其他的双电平选择引脚，三电平输入引脚处于“M” （ MID）的状态时，没有连接。以连接一个三
平引脚为逻辑“0 ” ，该引脚必须连接到GND 。类似地，为了一个三电平引脚连接到一个逻辑“1” ，则
引脚必须连接到VDD 。无需外部上拉或下拉电阻，需要用三电平选择引脚。
应用框图
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP = 120kΩ的SSTE （ 2脚） ; RUP = 60K
对于25M_EN （ Pin18 ） 。 R在从1到0 ，而RB开始从0到1 。
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低EMI时钟为10/100 PHY和千兆以太网
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备可能会导致器件永久性损坏
并影响了产品的可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于任何其他条件
本说明书中提到的操作限制是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2. AC规格
参数
输入频率
输出上升时间
输出下降时间
占空比
马克斯。绝对抖动
马克斯。抖动，周期循环
输出到输出偏斜
PLL锁定时间
测量V
DD
/ 2上
CLKOUT引脚
经过V
DD
>90 ％V
DD
-END
价值
0
3
0.8V至2.0V空载
2.0V到0.8V的空载
在VDD / 2
短期
45
50
±150
80
250
5
条件
分钟。
10
典型值。
24
马克斯。
27
1.5
1.5
60
单位
兆赫
ns
ns
%
ps
ps
ps
ms
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3.直流规范
参数
工作电压
输入高电压
输入低电压
输入高电压
输入低电压
输入高电压
输入低电压
输出高电压
输出低电压
输出高电压，在
CMOS电平
工作电源电流
短路电流
内部上拉电阻
内部上拉电阻
符号
V
DD
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
V
OH
I
DD
I
S
R
up
R
up
条件
分钟。
2.97
典型值。
V
DD
/2
V
DD
/2
马克斯。
3.63
V
DD
/2 - 1
0.5
单位
V
V
V
V
V
V
V
V
V
V
对于所有的三电平输入
对于所有的三电平输入
对于所有正常输入
对于所有正常输入
I
OH
= -25mA
I
OL
= 25毫安
I
OH
= -8mA
空载
V
DD
-0.5
2
0.8
2.4
0.4
V
DD
-0.4
35
±100
mA
mA
k
k
引脚5,18,19
销2
60
120
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低EMI时钟为10/100 PHY和千兆以太网
特点
引脚配置
XIN
XOUT / SSTE * ^
GND
VDD
CLKOUT_EN ^
VDD
CLKOUTO
CLKOUTO
FS1^
CLKOUTO
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VDD
50M_EN^
25MHz/25M_EN*^
GND
50MHz
GND
CLKOUTO
FS0
CLKOUTO
GND
全CMOS输出摆幅与25 mA输出驱动
能力的TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
低抖动（ < 80ps周期到周期）
25 MHz和50 MHz的输出
五CLKOUT可选择90间， 100 ， 125 ， 133 ，
145和150兆赫。
SSTE （ SST启用）低EMI选择的CLKOUT 。
输出使能功能。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
可提供20引脚150mil SSOP
.
注意：
^ ：内部上拉电阻* ：双向针 ：低EMI输出
PLL 650-04
描述
该PLL650-04是一种低成本，低抖动，高
高性能时钟合成器。随着PhaseLink专利
模拟锁相环技术，芯片接受
25.0 MHz晶体，并产生多个输出的时钟
网络芯片。可选择一个CLKOUT信号
频率（ 25MHz的， 48MHz的， 50MHz的， 90MHz的， 100MHz的，
125MHz的， 133MHz的， 145MHz或150 MHz）的可在5
输出管脚。通过SST使能（ SSTE ）选择时，
CLKOUT信号可以被调制以降低EMI通过
扩频技术。输出使能选择器
可用于启用/禁用输出信号。
选型表
FS1
0
0
0
1
1
1
FS0
0
M
1
0
M
1
CLKOUT
90兆赫
100兆赫
125兆赫
133兆赫
145兆赫
150兆赫
SSTE
0
1
SST
调制
±0.25%
中心
关闭
三电平输入引脚： 0 =连接到GND
M =未连接， 1 =连接到VDD
框图
25M_EN （启用）
XIN
XOUT
XTAL
OSC
1
25MHz
50M_EN （启用）
FS（ 0：1 ）
控制
逻辑
1
50MHz
CLKOUT_EN （启用）
SSTE
（ SST启用）
5
CLKOUT （ 90 100 ， 125 ， 133 ，
145或150兆赫）
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低EMI时钟为10/100 PHY和千兆以太网
引脚说明
名字
XIN
XOUT / SSTE
GND
VDD
CLKOUT_EN
CLKOUT
FS0
FS1
50兆赫
数
1
2
3,11,15,17
4,6,20
5
7,8,10,12,14
13
9
16
TYPE
I
B
P
P
I
O
TL
I
O
描述
晶体的输入被连接到一个25MHz的基本平行的方式
晶体（C
L
=20pF).
水晶插头。上电时，该SSTE值，启用/禁用
扩频功能被锁定英寸120kΩ内部上拉电阻。
地面上。
3.3V电源。
CLKOUT使能引脚。禁止CLKOUT为三态，如果“低” （逻辑0 ） 。
内部60KΩ上拉电阻默认为'高' （逻辑1） 。
与可选频率CLKOUT输出，通过FS （ 0 ： 1 ） 。 CLKOUT可以
使用SST降低EMI通过SSTE进行调制。 CLKOUT可以
残疾人为三态与CLKOUT_EN 。
三电平频率选择引脚（见第1页选择表） 。 0 ：连接
到GND ， 1 ：连接到VDD ， M：没有连接。
频率选择引脚（标准的双电平'1'或'0'） 。请参阅第1页的表。
内部60KΩ上拉电阻默认为'高' （逻辑1） 。
50 MHz的输出。这个输出是不调制扩频。这
输出可以被禁用，以三态与50M_EN 。
25 MHz的输出，而不是调制扩频。双向引脚：在
电时，将输入值25M_EN锁存项。如果25M_EN （ 25MHz的输出
使能）为低电平时，该引脚将被禁用，以三态上电后，如果
25M_EN高，出脚将被激活，并提供25 MHz的输出
上电后信号。内部60KΩ上拉电阻默认为'高'
（逻辑1） 。
50 MHz的输出使能引脚。禁止50MHz的输出三态，如果“低”
（逻辑0）。内部60KΩ上拉电阻默认为'高' （逻辑1） 。
25兆赫/ 25M_EN
18
B
50M_EN
19
I
功能说明
可选扩展频谱和输出频率
该PLL650-04提供了可选的扩频调制和可选输出频率为CLKOUT信号。
选择是由连接的特定引脚为逻辑“零”或“一”制成，根据频率和扩频
显示第1页上选择表。
为了减少在芯片上的管脚数，该PLL650-04采用双向引脚用作上电时的输入，
并作为一旦输入被锁存输出。
引脚2 （ SSTE ）是用作输入以启用/禁用在上电时将扩频调制的双向引脚，以及用于
作为SSTE输入信号后， XOUT晶体连接已被锁定。销18 （ 25M_EN ）是用于双向销
启用/禁用在上电时的25MHz的输出。之后的输入信号被锁存，销18将作为25MHz的输出或
将被禁用，这取决于25M_EN的电值。
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连接选择引脚为逻辑“ 1 ”
输出使能和扩频选择引脚具有内部上拉电阻（ 60KΩ所有选择引脚除外
引脚2 （ SSTE ） ，其中有一个120kΩ内部上拉） 。这种内部上拉电阻将输入值拉为逻辑“ 1 ” （上拉
向上）由缺省情况下，即当没有负载电阻被连接在引脚和GND之间。因此无需外部上拉电阻是
需要用于连接一个逻辑“1”上电时。
注意：
当输出负载呈现低阻抗相比
内部上拉电阻，内部的上拉电阻可能不足以拉动输入到一个逻辑“1” ，和一个
外部上拉电阻可能需要。
连接选择引脚为逻辑“零”
连接的双向引脚为逻辑“零”并不需要销之间使用外部负载电阻的
GND具有足够小（相对于内部的上拉电阻），从而使管脚的电压被拉到0.8V以下
（逻辑“0 ”）。为了避免负载效应，当引脚用作输出时，外部的下拉电阻的值
然而，应该保持尽可能大。在一般情况下，建议使用周围的六分之一的外部电阻
四分之一的内部上拉电阻（见应用图） 。
注意：
当输出被用于驱动一个负载呈现
之间的输出端子与VDD一个小电阻，该电阻是在本质上并联地连接到所述内部上拉
电阻器。在这种情况下，外部的下拉电阻器可能不得不被定尺寸更小，以保证该端子电压
将足够低，达到所期望的逻辑“零” 。驱动74FXX TTL元件时，这是特别真实的。
选择输出频率（ CLKOUT）与三电平的选择销
CLKOUT的频率被选择与三电平的FS （0： 1）输入引脚，按照频率选择表的第1页与
其他的双电平选择引脚，三电平输入引脚处于“M” （ MID）的状态时，没有连接。以连接一个三
平引脚为逻辑“0 ” ，该引脚必须连接到GND 。类似地，为了一个三电平引脚连接到一个逻辑“1” ，则
引脚必须连接到VDD 。无需外部上拉或下拉电阻，需要用三电平选择引脚。
应用框图
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP = 120kΩ的SSTE （ 2脚） ; RUP = 60K
对于25M_EN （ Pin18 ） 。 R在从1到0 ，而RB开始从0到1 。
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低EMI时钟为10/100 PHY和千兆以太网
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度*
结温
焊接温度（焊接， 10秒）
ESD保护，人体模型
符号
V
DD
V
I
V
O
T
S
T
A
T
J
分钟。
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
125
260
2
单位
V
V
V
°C
°C
°C
°C
kV
超出长时间最大额定值规定的限值条件下的曝光设备可能会导致器件永久性损坏
并影响了产品的可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于任何其他条件
本说明书中提到的操作限制是不是暗示。
*
注意：
工作温度是由设计，所有部件（商业和工业）保证，但测试的唯一的商业档次。
2. AC规格
参数
输入频率
输出上升时间
输出下降时间
占空比
马克斯。绝对抖动
马克斯。抖动，周期循环
输出到输出偏斜
PLL锁定时间
测量V
DD
/ 2上
CLKOUT引脚
经过V
DD
>90 ％V
DD
-END
价值
0
3
0.8V至2.0V空载
2.0V到0.8V的空载
在VDD / 2
短期
45
50
±150
80
250
5
条件
分钟。
10
典型值。
24
马克斯。
27
1.5
1.5
60
单位
兆赫
ns
ns
%
ps
ps
ps
ms
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3.直流规范
参数
工作电压
输入高电压
输入低电压
输入高电压
输入低电压
输入高电压
输入低电压
输出高电压
输出低电压
输出高电压，在
CMOS电平
工作电源电流
短路电流
内部上拉电阻
内部上拉电阻
符号
V
DD
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
V
OH
I
DD
I
S
R
up
R
up
条件
分钟。
2.97
典型值。
V
DD
/2
V
DD
/2
马克斯。
3.63
V
DD
/2 - 1
0.5
单位
V
V
V
V
V
V
V
V
V
V
对于所有的三电平输入
对于所有的三电平输入
对于所有正常输入
对于所有正常输入
I
OH
= -25mA
I
OL
= 25毫安
I
OH
= -8mA
空载
V
DD
-0.5
2
0.8
2.4
0.4
V
DD
-0.4
35
±100
mA
mA
k
k
引脚5,18,19
销2
60
120
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