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40MHz的偏移校正PLL
40MHz的PLL ASIC核心
PLL2080X
1998年12月VER1.0
该PLL2080X PLL是设计一个客户的要求，应用程序特定的PLL 。
核心的PLL是一个标准的80MHz的环形振荡器的设计与相位频率检测器。分
比和反馈路径被设计特定于客户的需求。
特点
在三星的0.35微米工艺的3.3V操作
核心PLL抖动小于
±
200ps
相20MHz的时钟输入匹配40MHz的时钟输出
可选的反馈路径匹配
功能框图
CLKIN
模式
REFCLK
1
2分频
0
时钟
输入
MATCHED
延迟
PFD
收费
泵
RCPLL
时钟
树
MATCHED
延迟
2分频
VCO
迪FF erential
环形振荡器
CLKOUT
图1.功能框图
引脚说明
引脚名称
VDD
VSS
CLKIN
REFCLK
CLKOUT
模式
RCPLL
3.3V
±
5 ％ PLL电源
0V PLL地面
外部时钟输入到PLL
占空比： 40 ％ 60 ％
反馈时钟输入到PLL的器件内部时钟树的参考点
PLL输出时钟
模式= 1 ，选择REFCLK / MODE = 0时，选择匹配延迟
连接到外部分立的环路滤波器的点
描述
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去歪斜PLL
I / O访问的要求
PLL2080X
用于测试的原因，许多的PLL的I / O引脚必须由外部引脚访问。
众多的引脚需要间接访问。具体的细节描述如下：
旁路模式，以CLKIN CLKOUT
客户网表必须包括用于从输入的PLL时钟的旁路模式。小学APP-
lication将是数字逻辑的生产测试。这是不合理的等待PLL的锁定时间。
间接访问VCO输出
CLKOUT的节点必须在芯片输出引脚进行访问。该节点可缓冲或多路复用。
在PLL的测试，一个直流电压会施加到RCPLL销。测试人员必须测量频率
输出VCO的。
建议客户连接到PLL
对于正确的操作和可测试性，以下外部连接到PLL显示。如果这
架构不使用时，重要的是一个等效找到满足所有数据路径的I / O要求..
其他逻辑
20MHz
时钟输入
软件
直流控制
CLKIN
模式
REFCLK
RCPLL
外部RC环路滤波器
PLL2080X
CLKOUT
0
1
ASIC的芯片内的图2的PLL联系
PLL生产测试
以下生产运行测试以确保正确的PLL操作。一个简短的说明是为了
确保适当的辅助功能被赋予到PLL核心I / O引脚。
VCO电压与频率测试
在该试验中，对VCO操作由suppling各种直流电压电平到RCPLL销测试和
测量输出时钟频率。
美国证券交易委员会ASIC
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类似物
去歪斜PLL
PLL2080X
不关心
不关心
不关心
CLKIN
模式
REFCLK
RCPLL
低impeddance直流电压
PLL2080X
CLKOUT
测量用频率计
鉴相器/电荷泵测试
在该试验中，相位检测器和电荷泵被suppling输入到相位检测器检测
在不同的频率。在RCPLL引脚上的容性负载允许集成的电压测量
电荷泵输出。于CLKIN和REFCLK输入到相位检测器，必须进行调整，使
每个可以是一个频率比其他输入更高。
如果CLKIN为'0'和MODE =不在乎那么REFCLK永远振荡频率大于CLKIN 。
这将导致RCPLL降低朝向VSS。
VSS
不关心
CLKIN
模式
REFCLK
RCPLL
容性负载
测量电压
PLL2080X
CLKOUT
时钟树
如果CLKIN是在20MHz和MODE =' 1'，用户需要旁路多路复用器设置要连接的REFCLK
到CLKIN 。内部分割/ 2将导致REFCLK输入小于CLKIN 。这wii的原因
该RCPLL节点增加至VDD
容性负载
20MHz
VDD
CLKIN
模式
REFCLK
RCPLL
测量电压
PLL2080X
CLKOUT
0
1
VDD
时钟树
美国证券交易委员会ASIC
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类似物
去歪斜PLL
PLL特定网络阳离子
PLL2080X
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参数
电源电压
输出频率范围
输入频率范围
循环周期抖动
锁定时间
动态电流
按目前的立场
输出时钟占空比
长期抖动
输出压摆率
民
典型值
最大
单位
备注
- 您是否需要在核心PLL XTAL驱动程序缓冲区？
如果你需要它，有什么晶振频率范围是多少？如果不是，什么是输入频率范围是多少？
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你需要锁定检测？
你需要SEC的I / O单元？
你所需要的外部引脚为PLL测试？
什么是主频率&频率范围是多少？
什么是输出负载？
您外部/内部引脚配置可能需要？
特别要求的功能列表：
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