初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
特点
产生30输出缓冲器由一个输入端。
最多支持4个DDR DIMM或3 SDR DIMMS
2 DDR DIMM内存模块。
支持266MHz的DDR SDRAM 。
一个额外的输出反馈。
比5ns的延迟更少。
任何输出间偏斜小于100 ps的。
2.5V或3.3V电源电压范围。
增强的DDR和SDRAM输出驱动
通过I2C选择。
可提供56引脚SSOP 。
引脚配置
FBOUT
VDD3.3_2.5
GND
DDR0T_SDRAM10
DDR0C_SDRAM11
DDR1T_SDRAM0
DDR1C_SDRAM1
VDD3.3_2.5
GND
DDR2T_SDRAM2
DDR2C_SDRAM3
VDD3.3_2.5
BUF_IN
GND
DDR3T_SDRAM4
DDR3C_SDRAM5
VDD3.3_2.5
GND
DDR4T_SDRAM6
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
VDD3.3_2.5
SDATA
GND
VDD2.5
DDR12T
DDR12C
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
SEL_DDR
VDD2.5
GND
DDR11T
DDR11C
DDR10T
DDR10C
VDD2.5
GND
DDR9T
DDR9C
VDD2.5
PD ＃
GND
DDR8T
DDR8C
VDD2.5
GND
DDR7T
DDR7C
DDR6T
DDR6C
GND
SCLK
VDD2.5
GND
DDR13C
DDR13T
PLL103-53
注意：
＃ ：低电平有效
框图
说明
该PLL103-53被设计成一个3.3V / 2.5V缓冲区
在PC应用程序分发高速时钟。该
器件具有30输出。这些输出可以
配置支持4个非缓冲DDR （双
数据速率） DIMM或支持3无缓冲
标准SDR （单倍数据速率） DIMMS和DDR 2
DIMMS 。该PLL103-53可以结合使用
与PLL202-14 / -54或类似的时钟合成器
威盛临266芯片组。
该PLL103-53还具有一个I2C接口，可
启用或禁用每个输出时钟。上电时，
所有输出时钟使能（具有内部上拉） 。
DDR0T_SDRAM10
SDATA
SCLK
I2C
控制
DDR0C_SDRAM11
DDR1T_SDRAM0
DDR1C_SDRAM1
DDR2T_SDRAM2
DDR2C_SDRAM3
DDR3T_SDRAM4
DDR3C_SDRAM5
DDR4T_SDRAM6
BUF_IN
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
DDR （ 6:13 ）T
DDR （ 6:13 ）C
FBOUT
PD ＃
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年12月1日第1页
初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
引脚说明
名字
FBOUT
BUF_IN
PD
数
1
13
44
TYPE
O
I
I
描述
反馈时钟芯片组。输出电压取决于VDD3.3_2.5V 。
从芯片组的参考输入。 3.3V输入标准SDRAM模式;
2.5V输入DDR -only模式。
掉电控制输入。低时，它会三态输出全部。
SEL_DDR
56
I
输入配置DDR -only模式或标准SDR模式。
1 = DDR -only模式（当VDD3.3_2.5选择2.5V ） ;
0 = SDR模式（当VDD3.3_2.5选择3.3V ） 。
在DDR -only模式中，所有输出将被设置为DDR输出。
在标准的SDR模式下，引脚4 ， 5 ， 6 ， 7 ， 10 ， 11 ， 15 ， 16 ， 19 ， 20 ， 21
22将配置作为标准SDR输出和引脚27 ，
28 ， 29 ， 30 ， 35 ， 36 ， 37 ， 38 ， 41 ， 42 ， 46 ， 47 ， 50 ， 51,52和53将
配置为DDR输出。
这些输出提供BUF_IN的真实副本。
这些输出提供BUF_IN互补的副本。
当SEL_DDR = 1 ，这些输出提供DDR模式输出;当
SEL_DDR = 0 ，这些输出提供标准SDRAM模式的输出。
电压摆幅取决于VDD3.3_2.5 。
当SEL_DDR = 1 ，这些输出提供了互补的副本
BUF_IN ;当SEL_DDR = 0 ，这些输出提供标准SDRAM
模式的输出。电压摆幅取决于VDD3.3_2.5 。
当VDD = 2.5V ， SEL_DDR = 1 。 DDR -only模式中选择;当
VDD = 3.3V ， SEL_DDR = 0 。标准SDRAM的模式被选择。
2.5V电源。
地面上。
DDR [六时13分] T ...
DDR [ 6:13 ]
DDR [0,1 ：5] T_SDRA
M [10,0,2,4,6,8]
DDR [0,1 ：5] C_SDRA
M [11,1,3,5,7,9]
VDD3.3_2.5
VDD2.5
GND
36,38,42,47,
51,53,27,29
35,37,41,46,
50,52,28,30
4,6,10,15,
19,21
5,7,11,16,
20,22
2,8,12,17,23
32,40,45,
49,55
3,9,14,18,
25,31,34,39,
43,48,54
O
O
O
O
P
P
P
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初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
I2C总线配置设置
地址分配
SLAVE
接收器/发送器
数据传输速率
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
读/写
_
同时提供从设备的写和读回功能
为100kbits / s的标准模式
该串行协议设计，让这两个区块写入和从控制器读取。该
字节必须按顺序访问的从最低到最高字节。每个字节传输
必须跟1应答位。不承认比特传输的字节
终止传输。写或读数据块都与主机发送一个从开始
地址和写条件（ 0xD2 ）或一个阅读条件（ 0xD3 ） 。
下面这个地址字节的确认，在
写模式：
该
命令字节
和
字节
数字节必须由主发送
但由从属忽略，在
阅读方式：
该
字节
计数字节
会
主机读取
那么所有其他
数据字节。字节数字节
默认情况下，在
电是= （ 0×09 ） 。
数据协议
I2C控制寄存器
1字节6 ：输出寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
针＃
56
-
-
默认
1
0
0
描述
SEL_DDR （ I2C俱备只，价值是通过pin56设置）
SDRAM驱动器。
DDR驱动器。
Bit6
Bit5
0
1
1
DDR硬盘
提高25 ％
正常
正常
SDRAM驱动器
提高25 ％
正常
提高25 ％
X
0
1
提升传动控制
4位
第3位
第2位
第1位
位0
27,28,29,30
53, 52
51, 50
47, 46
42, 41
1
1
1
1
1
DDR12T ， DDR12C ， DDR13T ， DDR13C
DDR11T ， DDR11C
DDR10T ， DDR10C
DDR9T ， DDR9C
DDR8T ， DDR8C
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转00年12月1日第3页
初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
2.字节7 ：输出寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
38, 37
36, 35
21, 22
19, 20
15, 16
10, 11
6, 7
4, 5
默认
1
1
1
1
1
1
1
1
描述
DDR7T ， DDR7C
DDR6T ， DDR6C
DDR5T_SDRAM8 ， DDR5C_SDRAM9
DDR4T_SDRAM6 ， DDR4C_SDRAM7
DDR3T_SDRAM4 ， DDR3C_SDRAM5
DDR2T_SDRAM2 ， DDR2C_SDRAM3
DDR1T_SDRAM0 ， DDR1C_SDRAM1
DDR0T_SDRAM10 ， DDR0C_SDRAM11
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初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度
ESD电压
符号
V
DD
V
I
V
O
T
S
T
A
分钟。
V
SS
-
0.5
V
SS
-
0.5
V
SS
-
0.5
-65
0
马克斯。
7.0
V
DD
+
0.5
V
DD
+
0.5
150
70
2
单位
V
V
V
°C
°C
KV
超出长时间最大额定值所指明的限制条件下的曝光装置的可能会造成永久性的损坏
装置，并影响了产品的可靠性。这些条件表示在这些或任何其它的应力只等级，并且该器件的功能性操作
上述本说明书中提到的操作限制条件是不是暗示。
2.工作条件
参数
电源电压
电源电压
输入电容
输出电容
符号
V
DD3.3
V
DD2.5
C
IN
C
OUT
分钟。
3.135
2.375
马克斯。
3.465
2.625
5
6
单位
V
V
pF
pF
3.电气规格
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
输出高
电压
输出低
电压
输出高
当前
输出低
当前
注意：
TBM ：要测量
符号
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
I
OH
I
OL
条件
除了I2C所有输入
除了I2C所有输入
V
IN
= V
DD
V
IN
= 0
IOL = -12mA ，
IOL = 12毫安，
VDD = 2.375V
VDD = 2.375V
分钟。
2.0
V
SS
-0.3
典型值。
马克斯。
V
DD
+0.3
0.8
TBM
TBM
单位
V
V
uA
uA
V
1.7
0.6
-18
26
-32
35
V
mA
mA
VDD = 2.375V ， VOUT = 1V
VDD = 2.375V ， VOUT = 1.2V
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初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
特点
产生30输出缓冲器由一个输入端。
最多支持4个DDR DIMM或3 SDR DIMMS
2 DDR DIMM内存模块。
支持266MHz的DDR SDRAM 。
一个额外的输出反馈。
比5ns的延迟更少。
任何输出间偏斜小于100 ps的。
2.5V或3.3V电源电压范围。
增强的DDR和SDRAM输出驱动
通过I2C选择。
可提供56引脚SSOP 。
引脚配置
FBOUT
VDD3.3_2.5
GND
DDR0T_SDRAM10
DDR0C_SDRAM11
DDR1T_SDRAM0
DDR1C_SDRAM1
VDD3.3_2.5
GND
DDR2T_SDRAM2
DDR2C_SDRAM3
VDD3.3_2.5
BUF_IN
GND
DDR3T_SDRAM4
DDR3C_SDRAM5
VDD3.3_2.5
GND
DDR4T_SDRAM6
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
VDD3.3_2.5
SDATA
GND
VDD2.5
DDR12T
DDR12C
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
SEL_DDR
VDD2.5
GND
DDR11T
DDR11C
DDR10T
DDR10C
VDD2.5
GND
DDR9T
DDR9C
VDD2.5
PD ＃
GND
DDR8T
DDR8C
VDD2.5
GND
DDR7T
DDR7C
DDR6T
DDR6C
GND
SCLK
VDD2.5
GND
DDR13C
DDR13T
PLL103-53
注意：
＃ ：低电平有效
框图
说明
该PLL103-53被设计成一个3.3V / 2.5V缓冲区
在PC应用程序分发高速时钟。该
器件具有30输出。这些输出可以
配置支持4个非缓冲DDR （双
数据速率） DIMM或支持3无缓冲
标准SDR （单倍数据速率） DIMMS和DDR 2
DIMMS 。该PLL103-53可以结合使用
与PLL202-14 / -54或类似的时钟合成器
威盛临266芯片组。
该PLL103-53还具有一个I2C接口，可
启用或禁用每个输出时钟。上电时，
所有输出时钟使能（具有内部上拉） 。
DDR0T_SDRAM10
SDATA
SCLK
I2C
控制
DDR0C_SDRAM11
DDR1T_SDRAM0
DDR1C_SDRAM1
DDR2T_SDRAM2
DDR2C_SDRAM3
DDR3T_SDRAM4
DDR3C_SDRAM5
DDR4T_SDRAM6
BUF_IN
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
DDR （ 6:13 ）T
DDR （ 6:13 ）C
FBOUT
PD ＃
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
引脚说明
名字
FBOUT
BUF_IN
PD
数
1
13
44
TYPE
O
I
I
描述
反馈时钟芯片组。输出电压取决于VDD3.3_2.5V 。
从芯片组的参考输入。 3.3V输入标准SDRAM模式;
2.5V输入DDR -only模式。
掉电控制输入。低时，它会三态输出全部。
SEL_DDR
56
I
输入配置DDR -only模式或标准SDR模式。
1 = DDR -only模式（当VDD3.3_2.5选择2.5V ） ;
0 = SDR模式（当VDD3.3_2.5选择3.3V ） 。
在DDR -only模式中，所有输出将被设置为DDR输出。
在标准的SDR模式下，引脚4 ， 5 ， 6 ， 7 ， 10 ， 11 ， 15 ， 16 ， 19 ， 20 ， 21
22将配置作为标准SDR输出和引脚27 ，
28 ， 29 ， 30 ， 35 ， 36 ， 37 ， 38 ， 41 ， 42 ， 46 ， 47 ， 50 ， 51,52和53将
配置为DDR输出。
这些输出提供BUF_IN的真实副本。
这些输出提供BUF_IN互补的副本。
当SEL_DDR = 1 ，这些输出提供DDR模式输出;当
SEL_DDR = 0 ，这些输出提供标准SDRAM模式的输出。
电压摆幅取决于VDD3.3_2.5 。
当SEL_DDR = 1 ，这些输出提供了互补的副本
BUF_IN ;当SEL_DDR = 0 ，这些输出提供标准SDRAM
模式的输出。电压摆幅取决于VDD3.3_2.5 。
当VDD = 2.5V ， SEL_DDR = 1 。 DDR -only模式中选择;当
VDD = 3.3V ， SEL_DDR = 0 。标准SDRAM的模式被选择。
2.5V电源。
地面上。
DDR [六时13分] T ...
DDR [ 6:13 ]
DDR [0,1 ：5] T_SDRA
M [10,0,2,4,6,8]
DDR [0,1 ：5] C_SDRA
M [11,1,3,5,7,9]
VDD3.3_2.5
VDD2.5
GND
36,38,42,47,
51,53,27,29
35,37,41,46,
50,52,28,30
4,6,10,15,
19,21
5,7,11,16,
20,22
2,8,12,17,23
32,40,45,
49,55
3,9,14,18,
25,31,34,39,
43,48,54
O
O
O
O
P
P
P
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
I2C总线配置设置
地址分配
SLAVE
接收器/发送器
数据传输速率
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
读/写
_
同时提供从设备的写和读回功能
为100kbits / s的标准模式
该串行协议设计，让这两个区块写入和从控制器读取。该
字节必须按顺序访问的从最低到最高字节。每个字节传输
必须跟1应答位。不承认比特传输的字节
终止传输。写或读数据块都与主机发送一个从开始
地址和写条件（ 0xD2 ）或一个阅读条件（ 0xD3 ） 。
下面这个地址字节的确认，在
写模式：
该
命令字节
和
字节
数字节必须由主发送
但由从属忽略，在
阅读方式：
该
字节
计数字节
会
主机读取
那么所有其他
数据字节。字节数字节
默认情况下，在
电是= （ 0×09 ） 。
数据协议
I2C控制寄存器
1字节6 ：输出寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
针＃
56
-
-
默认
1
0
0
描述
SEL_DDR （ I2C俱备只，价值是通过pin56设置）
SDRAM驱动器。
DDR驱动器。
Bit6
Bit5
0
1
1
DDR硬盘
提高25 ％
正常
正常
SDRAM驱动器
提高25 ％
正常
提高25 ％
X
0
1
提升传动控制
4位
第3位
第2位
第1位
位0
27,28,29,30
53, 52
51, 50
47, 46
42, 41
1
1
1
1
1
DDR12T ， DDR12C ， DDR13T ， DDR13C
DDR11T ， DDR11C
DDR10T ， DDR10C
DDR9T ， DDR9C
DDR8T ， DDR8C
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年12月1日第3页
初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
2.字节7 ：输出寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
38, 37
36, 35
21, 22
19, 20
15, 16
10, 11
6, 7
4, 5
默认
1
1
1
1
1
1
1
1
描述
DDR7T ， DDR7C
DDR6T ， DDR6C
DDR5T_SDRAM8 ， DDR5C_SDRAM9
DDR4T_SDRAM6 ， DDR4C_SDRAM7
DDR3T_SDRAM4 ， DDR3C_SDRAM5
DDR2T_SDRAM2 ， DDR2C_SDRAM3
DDR1T_SDRAM0 ， DDR1C_SDRAM1
DDR0T_SDRAM10 ， DDR0C_SDRAM11
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年12月1日第4页
初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
电气规格
1.绝对最大额定值
参数
电源电压
输入电压， DC
输出电压，直流
储存温度
工作环境温度
ESD电压
符号
V
DD
V
I
V
O
T
S
T
A
分钟。
V
SS
-
0.5
V
SS
-
0.5
V
SS
-
0.5
-65
0
马克斯。
7.0
V
DD
+
0.5
V
DD
+
0.5
150
70
2
单位
V
V
V
°C
°C
KV
超出长时间最大额定值所指明的限制条件下的曝光装置的可能会造成永久性的损坏
装置，并影响了产品的可靠性。这些条件表示在这些或任何其它的应力只等级，并且该器件的功能性操作
上述本说明书中提到的操作限制条件是不是暗示。
2.工作条件
参数
电源电压
电源电压
输入电容
输出电容
符号
V
DD3.3
V
DD2.5
C
IN
C
OUT
分钟。
3.135
2.375
马克斯。
3.465
2.625
5
6
单位
V
V
pF
pF
3.电气规格
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
输出高
电压
输出低
电压
输出高
当前
输出低
当前
注意：
TBM ：要测量
符号
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
I
OH
I
OL
条件
除了I2C所有输入
除了I2C所有输入
V
IN
= V
DD
V
IN
= 0
IOL = -12mA ，
IOL = 12毫安，
VDD = 2.375V
VDD = 2.375V
分钟。
2.0
V
SS
-0.3
典型值。
马克斯。
V
DD
+0.3
0.8
TBM
TBM
单位
V
V
uA
uA
V
1.7
0.6
-18
26
-32
35
V
mA
mA
VDD = 2.375V ， VOUT = 1V
VDD = 2.375V ， VOUT = 1.2V
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年12月1日第5页
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