PLL102-108
可编程DDR零延迟时钟驱动器
特点
对于双数据优化的PLL时钟分配
速率SDRAM应用达266MHz的。
分配一个时钟输入至十分之一的银行
差分输出。
轨道扩频时钟减少电磁干扰。
CLK_INT之间可编程延迟
CLK [T / C]从-0.8ns至+ 3.1ns通过编程
CLKINT和FBOUT歪斜信道，或从-1.1ns到
+如果为3.5ns DDR额外的倾斜通道启用。
四个独立的可编程DDR歪斜信
从-0.3ns至+ 0.4ns的步长内尔斯
±100ps.
支持2线I2C串行总线接口。
2.5V工作电压。
可提供48引脚SSOP 300MIL 。
引脚配置
GND
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
GND
CLKC2
CLKT2
VDD
SCLK
CLK_INT
N / C
VDD
AVDD
AGND
GND
CLKC3
CLKT3
VDD
CLKT4
CLKC4
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
GND
CLKC5
CLKT5
VDD
CLKT6
CLKC6
GND
GND
CLKC7
CLKT7
VDD
SDATA
N / C
FB_INT
VDD
FB_OUTT
N / C
GND
CLKC8
CLKT8
VDD
CLKT9
CLKC9
GND
PLL102-108
说明
该PLL102-108是分配一个零延迟缓冲器
一个单端时钟输入到十对差分
时钟输出和一个反馈时钟输出。产量
信号的占空比被调整为50％以上，独立的
占空比为CLK_INT 。 PLL可以被绕过
用于测试目的通过捆扎AV
dd
到地面。
框图
可编程
斜通道
-600~+800ps
± 200ps的步
-300~+400ps
± 100ps的步
AV
DD
可编程
延时通道
CLK_INT
(0~2.5ns)
+ 170ps步
控制
逻辑
FB_OUTT
CLKT0
CLKC0
CLKT1
CLKC1
CLKT5
CLKC5
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
CLKT6
CLKC6
PLL
FB_INT
AV
DD
-300~+400ps
± 100ps的步
-300~+400ps
± 100ps的步
-300~+400ps
± 100ps的步
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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可编程DDR零延迟时钟驱动器
引脚说明
名字
VDD
GND
AVDD
AGND
CLKT （0 ：9）
CLKC （0 ：9）
CLK_INT
N / C
FB_OUTT
FB_INT
SDATA
SCLK
数
4,11,15,21,28,34,
38,45
1,7,8,18,24,
25,31,41,42,48
16
17
3,5,10,20,22,46,
44,39,29,27
2,6,9,19,23,47,
43,40,30,26
13
14,32,36
33
35
37
12
TYPE
P
P
P
P
I
I
I
2.5V电源。
地
模拟电源（ 2.5V ） 。
模拟地。
描述
的差分对输出“真”的时钟。
的差分对输出的“互补”的时钟。
单端3.3V宽容输入。
未连接。
“真”反馈输出。专用于外部反馈。该开关的
相同的频率CLK_INT 。
“真”反馈输入，提供反馈信号到内部锁相环
与CLK_INT同步，以消除相位误差。
串行数据输入串行接口端口。
O
I
B
I
的功能
输入
AVDD
2.5V （标称值）
2.5V （标称值）
GND
GND
CLK_INT
L
H
L
H
CLK_INC
H
L
H
L
CLKT
L
H
L
H
输出
CLKC
H
L
H
L
FB_OUTT
L
H
L
H
PLL状态
On
On
旁路/关
旁路/关
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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可编程DDR零延迟时钟驱动器
I2C总线配置设置
地址分配
从机重
ceiver /变送器
数据传输速率
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
读/写
_
同时提供从设备的写和读回功能
为100kbits / s的标准模式
该串行协议设计，让这两个区块写入和从控制器读取。该
字节必须按顺序访问的从最低到最高字节。每个字节传输
必须跟1应答位。没有公认的位传输的字节将termi-
奈特转移。写或读数据块都与主机发送的从机地址开始
和写条件（ 0xD4 ）或一个阅读条件（ 0xD5 ） 。
下面这个地址字节的确认，在
写模式：
该
命令字节
和
字节
数字节必须由主发送
但由从属忽略，在
阅读方式：
该
字节
计数字节
会
主机读取
那么所有其他
数据字节。字节数字节
默认情况下，在
电是= （ 0×09 ） 。
数据协议
I2C控制寄存器
1字节0：输出寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
39,40
43,44
46,47
22,23
19,20
9,10
5,6
2,3
默认
1
1
1
1
1
1
1
1
描述
CLKT7 ， CLKC7 （ 1 =有效，0 =无效）
CLKT6 ， CLKC6 （ 1 =有效，0 =无效）
CLKT5 ， CLKC5 （ 1 =有效，0 =无效）
CLKT4 ， CLKC4 （ 1 =有效，0 =无效）
CLKT3 ， CLKC3 （ 1 =有效，0 =无效）
CLKT2 ， CLKC2 （ 1 =有效，0 =无效）
CLKT1 ， CLKC1 （ 1 =有效，0 =无效）
CLKT0 ， CLKC0 （ 1 =有效，0 =无效）
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可编程DDR零延迟时钟驱动器
表1 ：输出信号胡锡编程摘要：
Bit<2 ： 0>
111
110
101
100
011
010
001
000
DDR倾斜设置（ ± 100ps的/步）
±
+400ps
+300ps
+200ps
+100ps
默认
-100ps
-200ps
-300ps
设置适用于以下
输出：
1. DDRA ： CLK0 ， CLK1 ， CLK5
2. DDRB ： CLK7 ， CLK8 ， CLK9
3. DDRC ： CLK2 ， CLK3 ， CLK4
4. DDRD ： CLK6
FBOUT倾斜设置（ ± 200PS /步）
±
+800ps
+600ps
+400ps
+200ps
默认
-200ps
-400ps
-600ps
设置适用于下列输出
提出：
1. FB_OUTT
2. BYTE 1 ： SKEW注册
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
SKEW
DDRB
SKEW
DDRA
名字
26,27
29,30
BIT <2>
BIT <1>
BIT <0>
BIT <2>
BIT <1>
BIT <0>
默认
1
1
0
1
1
0
1
1
描述
CLKT9 ， CLKC9 （ 1 =有效，0 =无效）
CLKT8 ， CLKC8 （ 1 =有效，0 =无效）
这三位将调整DDRA信号（ CLK0 ， CLK1的时机，
CLK5 ）为正或负延迟高达+ 400PS或-300ps
同
±100ps
每一步。 （见表1）
这三位将调整DDRB信号（ CLK7 ， CLK8的时机，
CLK9 ）为正或负延迟高达+ 400PS或-300ps
同
±100ps
每一步。 （见表1）
3.字节2 ： SKEW注册
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
SKEW
DDRD
名字
DDR- SKEWEN
FBOUT - SKEWEN
SKEW
DDRC
BIT <2>
BIT <1>
BIT <0>
BIT <2>
BIT <1>
BIT <0>
默认
1
1
0
1
1
0
1
1
1 =禁用， 0 =启用
1 =禁用， 0 =启用
描述
这三位将调整DDRC信号（ CLK2 ， CLK3的时机，
CLK4 ）为正或负延迟高达+ 400PS或-300ps
同
±100ps
每一步。 （见表1）
这三位将调整DDRD信号（ CLK6 ）时序要么
正或负延迟高达+ 400PS或-300ps与
±100ps
每
步骤。 （见表1）
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可编程DDR零延迟时钟驱动器
4.字节3 ：输出寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
延迟
CLKINT
SKEW
FBOUT
名字
-
BIT <2>
BIT <1>
BIT <0>
BIT <3>
BIT <2>
BIT <1>
BIT <0>
默认
1
0
1
1
0
0
0
0
版权所有
描述
这三位将调整FBOUTT信号，无论是正面的时机
或负延迟至+ 800PS或-600ps与
±200ps
每一步。
（见表1）
这四位将程序从CLK_INT的传播延迟
到PLL与0PS和为2.5ns之间的范围内的输入
170ps步长。 （见表2）
表2 ： CLK_INT延迟编程摘要：
Bit<3 ： 0>
1111
1110
1101
1100
1011
1010
1001
1000
0111
0110
0101
0100
0011
0010
0001
0000
CLK_INT到CLK延迟
2550 PS
2380 PS
2210 PS
2040 PS
1870 PS
1700 PS
1530 PS
1360 PS
1190 PS
1020 PS
850 PS
680 PS
510 PS
340 PS
170 PS
默认
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PLL102-108
可编程DDR零延迟时钟驱动器
特点
对于双数据优化的PLL时钟分配
速率SDRAM应用达266MHz的。
分配一个时钟输入至十分之一的银行
差分输出。
轨道扩频时钟减少电磁干扰。
CLK_INT之间可编程延迟
CLK [T / C]从-0.8ns至+ 3.1ns通过编程
CLKINT和FBOUT歪斜信道，或从-1.1ns到
+如果为3.5ns DDR额外的倾斜通道启用。
四个独立的可编程DDR歪斜信
从-0.3ns至+ 0.4ns的步长内尔斯
±100ps.
支持2线I2C串行总线接口。
2.5V工作电压。
可提供48引脚SSOP 300MIL 。
引脚配置
GND
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
GND
CLKC2
CLKT2
VDD
SCLK
CLK_INT
N / C
VDD
AVDD
AGND
GND
CLKC3
CLKT3
VDD
CLKT4
CLKC4
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
GND
CLKC5
CLKT5
VDD
CLKT6
CLKC6
GND
GND
CLKC7
CLKT7
VDD
SDATA
N / C
FB_INT
VDD
FB_OUTT
N / C
GND
CLKC8
CLKT8
VDD
CLKT9
CLKC9
GND
PLL102-108
说明
该PLL102-108是分配一个零延迟缓冲器
一个单端时钟输入到十对差分
时钟输出和一个反馈时钟输出。产量
信号的占空比被调整为50％以上，独立的
占空比为CLK_INT 。 PLL可以被绕过
用于测试目的通过捆扎AV
dd
到地面。
框图
可编程
斜通道
-600~+800ps
± 200ps的步
-300~+400ps
± 100ps的步
AV
DD
可编程
延时通道
CLK_INT
(0~2.5ns)
+ 170ps步
控制
逻辑
FB_OUTT
CLKT0
CLKC0
CLKT1
CLKC1
CLKT5
CLKC5
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
CLKT6
CLKC6
PLL
FB_INT
AV
DD
-300~+400ps
± 100ps的步
-300~+400ps
± 100ps的步
-300~+400ps
± 100ps的步
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可编程DDR零延迟时钟驱动器
引脚说明
名字
VDD
GND
AVDD
AGND
CLKT （0 ：9）
CLKC （0 ：9）
CLK_INT
N / C
FB_OUTT
FB_INT
SDATA
SCLK
数
4,11,15,21,28,34,
38,45
1,7,8,18,24,
25,31,41,42,48
16
17
3,5,10,20,22,46,
44,39,29,27
2,6,9,19,23,47,
43,40,30,26
13
14,32,36
33
35
37
12
TYPE
P
P
P
P
I
I
I
2.5V电源。
地
模拟电源（ 2.5V ） 。
模拟地。
描述
的差分对输出“真”的时钟。
的差分对输出的“互补”的时钟。
单端3.3V宽容输入。
未连接。
“真”反馈输出。专用于外部反馈。该开关的
相同的频率CLK_INT 。
“真”反馈输入，提供反馈信号到内部锁相环
与CLK_INT同步，以消除相位误差。
串行数据输入串行接口端口。
O
I
B
I
的功能
输入
AVDD
2.5V （标称值）
2.5V （标称值）
GND
GND
CLK_INT
L
H
L
H
CLK_INC
H
L
H
L
CLKT
L
H
L
H
输出
CLKC
H
L
H
L
FB_OUTT
L
H
L
H
PLL状态
On
On
旁路/关
旁路/关
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可编程DDR零延迟时钟驱动器
I2C总线配置设置
地址分配
从机重
ceiver /变送器
数据传输速率
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
读/写
_
同时提供从设备的写和读回功能
为100kbits / s的标准模式
该串行协议设计，让这两个区块写入和从控制器读取。该
字节必须按顺序访问的从最低到最高字节。每个字节传输
必须跟1应答位。没有公认的位传输的字节将termi-
奈特转移。写或读数据块都与主机发送的从机地址开始
和写条件（ 0xD4 ）或一个阅读条件（ 0xD5 ） 。
下面这个地址字节的确认，在
写模式：
该
命令字节
和
字节
数字节必须由主发送
但由从属忽略，在
阅读方式：
该
字节
计数字节
会
主机读取
那么所有其他
数据字节。字节数字节
默认情况下，在
电是= （ 0×09 ） 。
数据协议
I2C控制寄存器
1字节0：输出寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
39,40
43,44
46,47
22,23
19,20
9,10
5,6
2,3
默认
1
1
1
1
1
1
1
1
描述
CLKT7 ， CLKC7 （ 1 =有效，0 =无效）
CLKT6 ， CLKC6 （ 1 =有效，0 =无效）
CLKT5 ， CLKC5 （ 1 =有效，0 =无效）
CLKT4 ， CLKC4 （ 1 =有效，0 =无效）
CLKT3 ， CLKC3 （ 1 =有效，0 =无效）
CLKT2 ， CLKC2 （ 1 =有效，0 =无效）
CLKT1 ， CLKC1 （ 1 =有效，0 =无效）
CLKT0 ， CLKC0 （ 1 =有效，0 =无效）
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可编程DDR零延迟时钟驱动器
表1 ：输出信号胡锡编程摘要：
Bit<2 ： 0>
111
110
101
100
011
010
001
000
DDR倾斜设置（ ± 100ps的/步）
±
+400ps
+300ps
+200ps
+100ps
默认
-100ps
-200ps
-300ps
设置适用于以下
输出：
1. DDRA ： CLK0 ， CLK1 ， CLK5
2. DDRB ： CLK7 ， CLK8 ， CLK9
3. DDRC ： CLK2 ， CLK3 ， CLK4
4. DDRD ： CLK6
FBOUT倾斜设置（ ± 200PS /步）
±
+800ps
+600ps
+400ps
+200ps
默认
-200ps
-400ps
-600ps
设置适用于下列输出
提出：
1. FB_OUTT
2. BYTE 1 ： SKEW注册
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
SKEW
DDRB
SKEW
DDRA
名字
26,27
29,30
BIT <2>
BIT <1>
BIT <0>
BIT <2>
BIT <1>
BIT <0>
默认
1
1
0
1
1
0
1
1
描述
CLKT9 ， CLKC9 （ 1 =有效，0 =无效）
CLKT8 ， CLKC8 （ 1 =有效，0 =无效）
这三位将调整DDRA信号（ CLK0 ， CLK1的时机，
CLK5 ）为正或负延迟高达+ 400PS或-300ps
同
±100ps
每一步。 （见表1）
这三位将调整DDRB信号（ CLK7 ， CLK8的时机，
CLK9 ）为正或负延迟高达+ 400PS或-300ps
同
±100ps
每一步。 （见表1）
3.字节2 ： SKEW注册
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
SKEW
DDRD
名字
DDR- SKEWEN
FBOUT - SKEWEN
SKEW
DDRC
BIT <2>
BIT <1>
BIT <0>
BIT <2>
BIT <1>
BIT <0>
默认
1
1
0
1
1
0
1
1
1 =禁用， 0 =启用
1 =禁用， 0 =启用
描述
这三位将调整DDRC信号（ CLK2 ， CLK3的时机，
CLK4 ）为正或负延迟高达+ 400PS或-300ps
同
±100ps
每一步。 （见表1）
这三位将调整DDRD信号（ CLK6 ）时序要么
正或负延迟高达+ 400PS或-300ps与
±100ps
每
步骤。 （见表1）
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PLL102-108
可编程DDR零延迟时钟驱动器
4.字节3 ：输出寄存器
（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
延迟
CLKINT
SKEW
FBOUT
名字
-
BIT <2>
BIT <1>
BIT <0>
BIT <3>
BIT <2>
BIT <1>
BIT <0>
默认
1
0
1
1
0
0
0
0
版权所有
描述
这三位将调整FBOUTT信号，无论是正面的时机
或负延迟至+ 800PS或-600ps与
±200ps
每一步。
（见表1）
这四位将程序从CLK_INT的传播延迟
到PLL与0PS和为2.5ns之间的范围内的输入
170ps步长。 （见表2）
表2 ： CLK_INT延迟编程摘要：
Bit<3 ： 0>
1111
1110
1101
1100
1011
1010
1001
1000
0111
0110
0101
0100
0011
0010
0001
0000
CLK_INT到CLK延迟
2550 PS
2380 PS
2210 PS
2040 PS
1870 PS
1700 PS
1530 PS
1360 PS
1190 PS
1020 PS
850 PS
680 PS
510 PS
340 PS
170 PS
默认
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