（初步）
1.8V - 3.3V PicoPLL ， 2 -PLL ， 200MHz的，5个输出时钟IC
特点
专为印刷电路板空间节省与2低功耗
可编程PLL和多达5个时钟输出。
低功耗（ <10μA时， PDB是
激活）
输出频率：
o
<133MHz @ 1.8V操作
o
<166MHz @ 2.5V操作
o
<200MHz @ 3.3V操作
输入频率：
o
根本水晶： 10MHz的 - 50MHz的
o
参考输入： 1MHz的 - 200MHz的
可编程I / O引脚可以配置为输出
启用（ OE ） ，配置交换（ CSEL ） ，电源
向下（ PDB ）的输入，或时钟输出。
单1.8V 3.3V ， ±10 ％电源
工作温度范围为-40 ° C至85°C
提供绿色/ RoHS标准SOP- 8L或
MSOP -10L封装..
描述
该PL612-05是基于一种先进的双PLL设计
在PhaseLink的PicoPLL
TM
，世界上最小的
可编程时钟技术。这种灵活
可编程架构非常适合高
高性能，低功耗，低成本应用。当
使用掉电（ PDB ）功能的PL612-05
功耗低于10 μA的功率，而其
配置选择（ CSEL ）功能允许开关
2个可编程的配置。除了它的小
外形和3个或5个输出，可以整体降低
系统成本的PL612-05提供卓越的相位
噪声，抖动和功率消耗性能。
引脚配置
GND
CLK4 ， CSEL ^
CLK2 ， OEM ^ ， ^ PDB
VDD
CLK3
1
2
3
4
5
PL612-05
10
9
8
7
6
XIN ， FIN
XOUT
VDD
CLK1
CLK0
XIN ， FIN
CLK2 ， OEM ^ ， ^ PDB
VDD
CLK0
1
PL612-05
2
3
4
8
7
6
5
XOUT
VDD
CLK1
GND
MSOP-10L
^表示内部上拉
SOP-8L
框图
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（初步）
1.8V - 3.3V PicoPLL ， 2 -PLL ， 200MHz的，5个输出时钟IC
封装引脚配置
名字
XIN ， FIN
CLK4 ， CSEL
CLK2 ， OEM，
PDB
VDD
CLK3
CLK0
GND
CLK1
XOUT
封装引脚＃
TYPE
MSOP -10L SOP- 8L
10
2
3
4, 8
5
6
1
7
9
1
-
2
3, 7
-
4
5
6
8
I
B*
B*
P
O
B*
P
O
O
描述
晶体或参考时钟输入
- 可编程时钟（ CLK4 ）输出或
- 配置切换输入
- 可编程时钟（ CLK2 ）输出，或
- 输出使能法师（ OEM ）的所有时钟输出，或
- 掉电模式（ PDB ）输入
VDD连接
可编程时钟（ CLK3 ）输出
可编程时钟（ CLK0 ）输出
GND连接
可编程时钟（ CLK1 ）输出
晶振输出引脚。使用FIN时不连接
*注意：
所有双向缓冲器（ I / O的）具有内部60KΩ
上拉电阻，除非PDB方式使用。在
使用PDB配置， PDB引脚将有10MΩ
上拉电阻。
关键编程参数
CLK [0： 4]
输出频率
CLK[0]
F
VCO2
/ P
CLK[1]
F
VCO1
/ （ P *（ 1,2,4,8 ） ）或F
REF
/ (P*(1,2,4,8))
CLK[2]
F
REF
/ (P*(1,2,4,8))
CLK[3]
F
VCO2
/ （ P *（ 1,2,4,8 ） ）或F
REF
/ (P*(1,2,4,8))
CLK[4]
F
REF
/ P
其中f
VCO
= F
REF
* M / R
M = 11位
R = 8位
P = 5位（奇数/偶数分频器）
输出驱动强度
每路输出都有
三个可选驱动器
优势选择
从。他们是：
低： 4毫安
标准： 8毫安（默认）
高： 16毫安
可编程输入/输出
最管脚多功能的I / O ，并且可以是
CON组fi gured如下：
OEM - （主OE控制所有输出）
CSEL - （设备配置切换）
PDB - （关机）
CLK [0： 4] - （输出）
成为HiZ或低电平有效禁用状态
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（初步）
1.8V - 3.3V PicoPLL ， 2 -PLL ， 200MHz的，5个输出时钟IC
功能说明
该PL612-05是一个高度功能，非常灵活，先进的双PLL设计的高性能，低功耗
应用程序。从10MHz的一个低成本的基本输入晶体为50MHz或一个参考时钟输入开始
1MHz至200MHz的，在PL612能够产生3 （SOP -8L ）或5（ MSOP -10L ）不同的输出的上升频率
到200MHz 。两个PLL是完全可编程的，总三奇/偶（专利申请中） “ 5位”后的VCO
（P-计数器）除法器与额外的1个，2个，4个或8'后的P-计数器'分隔，以允许产生最苛刻
频率轻松。该输出可以被编程为从所述锁相环提供的产生的频率，或
参考输入。每个双向功能引脚（ I / O）的PL613-05采用了60KΩ上拉电阻（ 10MΩ
为PDB功能），并且可以被配置成执行各种功能。对这些不同的设计特点用法
产品被提及在下面的段落。
PLL编程
在PL612-05的两个PLL是完全可编程的。
每个PLL配备有一个8位的输入频率
除法器（R-计数器）和一个11位的VCO频率
反馈回路（ M-计数器）分隔。 PLL的输出
被转移到奇/偶（专利申请中） 5位
交的VCO分频器（P-计数器） ，如图中
上面的图。另外，还有三个可选
（ ÷ 1 ， ÷ 2 ÷ 4 ÷或8 ） “后的P-计数器”分隔，可以
进一步将VCO频率。在一般情况下，该
PLL的输出频率由下式确定
公式
F
OUT
= (F
REF
* M） / （R ×P） 。
对于输出的计算，请注意， 'P'包括
在“P”位值加上其他可选（ ÷ 1 ，
÷ 2 ÷4或÷8 ）除法器（如果使用） 。
CLKX （时钟输出）
有最多3个（SOP -8L ）或5（ MSOP-
10L ）上的PL612-05可用的输出。时钟输出
频率可以被配置如下：
CLK[0]
F
VCO2
/ P
CLK[1]
F
VCO1
/ （ P *（ 1,2,4,8 ） ）或F
REF
/ (P*(1,2,4,8))
CLK[2]
F
REF
/ (P*(1,2,4,8))
CLK[3]
F
VCO2
/ （ P *（ 1,2,4,8 ） ）或F
REF
/ (P*(1,2,4,8))
CLK[4]
F
REF
/ P
每个输出可以在4mA ， 8毫安进行编程，或者
16毫安驱动强度。最大输出频率
为200MHz @ 3.3V ， 166MHz的@ 2.5V或133MHz的@
1.8V.
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OEM （主输出使能）
一个引脚可以配置为一个主OE
（ OEM）输入引脚控制的所有输出
PL612-05 。残疾人输出除了状态
可以被编程为浮动（Z您好）或在操作
“低电平有效”模式。 OEM的功能运行在
以下逻辑：
OEM
OE类型
OSC PLL
产量
针
（可编程）
0
1
0（默认）
1
On
On
On
On
喜
有效的“ 0”的
正常运行（默认）
注：典型的启用时间为10ns 。
掉电控制（ PDB ）
当被激活时， PDB “禁用所有的PLL中，
振荡电路，计数器和所有其他活动
电路。 PDB激活禁用所有输出和
IC消耗的功率<10μA 。该PDB输入
采用了10MΩ上拉电阻正常
的操作条件。
在PDB特征可以被编程以允许所述
输出浮动（Z嗨） ，或在“低有效”操作
模式。为PDB中的逻辑如下所示：
PDB PDB型
OSC PLL
产量
针
节目
喜
0
关闭
关闭
（默认）
0
1
关闭
关闭
有效的“ 0”的
1
正常运行（默认）
注：典型的启用时间为2ms 。
（初步）
1.8V - 3.3V PicoPLL ， 2 -PLL ， 200MHz的，5个输出时钟IC
上的即时配置交换（ CSEL ）
该PL612-05可以被编程为允许开关
2种不同的构型之间，允许
变化，输出频率和其它特征
变化。许多应用程序（即视频/音频）可
使用相同的设计尺寸，但允许
配置开关，秉承不同
标准。 CSEL用于使所述开关
选择。此引脚集成了一个60KΩ
撩
电阻为正常运行状态。用于逻辑
编程的部分的结构的开关是
如下图所示：
CSEL
0
1
程序
CON组fi guration
0
1(Default)
注：典型的启用时间为100μs
.
布局建议
下面的指南，以帮助您与性能优化的PCB设计：
信号完整性和终止
注意事项
- 保持走线短！
- 跟踪=电感。随着容性负载这个
等于响起！
- 长期跟踪=输电线路。如果没有适当的
终止这将导致反射（看起来像
振铃） 。
- 设计长的痕迹（ > 1英寸）为“带状线”或
“微带”有定义阻抗。
- 匹配跟踪一侧，以避免反射
来回弹跳。
解耦和电源
注意事项
- 将去耦电容尽量靠近，以
VDD端子（S）以从电源限制噪声
- 多VDD引脚应单独分离
为了获得最佳性能。
- 增加了一个铁氧体磁环的串联与VDD的
帮助防止其他董事会噪音源
- 去耦电容值是频率
依赖。典型值是使用0.1μF的
使用频率<的50MHz和0.01F的设计
设计使用频率> 50MHz的。
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