（初步）
PL610-01
1.8V至3.3V ， 1MHz至为130MHz XO IC
特点
很宽的频率范围，可编程的，先进的
振荡器的设计。
可编程的“奇/偶”分频器达÷ 63
可选的直接振荡操作
可编程特性：
o
输出驱动强度（ 4,8 ，或16毫安）
o
6位奇/偶分频器输出
输入频率：
o
根本水晶： 5MHz至为130MHz
o
参考时钟： 1MHz至为130MHz
支持CMOS或正弦波输入时钟
输出频率： 20kHz至为130MHz
非常低的抖动和相位噪声
低电流消耗
单1.8V ， 2.5V ， 3.3V或±10 ％电源
工作温度范围为-40 ° C至85°C
描述
该PL610是一款高性能通用
振荡器IC的输出电压高达为130MHz 。旨在
适合在小2× 1.3毫米DFN或3 x 3mm的SOT23
封装， PL610提供了最佳的相位噪声和
抖动性能和最低的功耗
任何类似IC 。
此外，还有一个'6'位的可选可编程
奇数/偶数分频器（默认值=
1),
和'3'
可编程的输出驱动能力（ 4mA时8毫安
（默认值） ， 16毫安）可供选择。完整的功能集
的PL610 ，使之成为最通用的XO任何
应用程序。
封装引脚配置
OE ^ ， ^ PDB ， CLK1
XIN ， FIN
OE ^ ， ^ PDB ， CLK1
GND
1
2
3
6
5
4
CLK0
VDD
XOUT
1
2
3
6
5
4
XOUT
VDD
CLK0
GND
XIN ， FIN
DFN-6L
(2.0mmx1.3mmx0.6mm)
SOT23-6L
(3.0mmx3.0mmx1.35mm)
框图
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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（初步）
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1.8V至3.3V ， 1MHz至为130MHz XO IC
关键编程参数（可选）
CLK [0：1 ]
输出频率
F
OUT
= F
REF
/ P*
（ * ： P为奇/偶分频器）
其中，P = 6位
CLK0 = F
REF
, F
REF
/ 2或f
REF
/ P
CLK1 = F
REF
, F
REF
/ 2或CLK0
输出驱动强度
三种可选的驱动能力
可供选择：
低： 4毫安
标准： 8毫安（默认）
高： 16毫安
可编程
输入/输出
一个输出引脚可配置
如：
OE - 输入
PDB - 输入
CLK1 - 输出
封装引脚和芯片焊盘ASSIGNMENT
名字
XIN ， FIN
引脚分配
DFN-6L
1
SOT23-6L
3
TYPE
I
描述
晶体或参考时钟输入引脚
这种可编程I / O引脚可以配置为输出
启用（ OE ）输入，掉电输入（ PDB ）输入或CLK1
时钟输出。该引脚有一个内部60KΩ
上拉电阻
对OE和10MΩ
拉
电阻的PDB 。
2
1
I / O
状态
0
1（默认）
GND
CLK0
VDD
XOUT
3
4
5
6
2
6
5
4
P
O
P
O
GND连接
可编程时钟输出
VDD连接
晶振输出引脚
不连接（ DNC ）当FIN存在
OE
三态CLK
普通模式
PDB
掉电模式
普通模式
OE ， PDB ，
CLK1
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PL610-01
1.8V至3.3V ， 1MHz至为130MHz XO IC
功能说明
PL610-01是一个非常特色的，非常灵活的，先进的XO设计的高性能，低功耗，小形式 -
尺寸应用。该PL610-01接受5MHz的基本输入晶体为130MHz或参考时钟
为1MHz输入为130MHz ，并能产生两个输出高达为130MHz的。这种灵活的设计使
PL610-01提供任何频率， FREF （晶体或参考CLK）的频率， FREF / 2或FREF / P至CLK0和/或
CLK1 。一些PL610-01的设计特征，提及如下：
时钟输出（ CLK0 ）
CLK0是主时钟输出。从CLK0输出
可以FREF （晶体或参考CLK） ， FREF / 2或FREF / P
输出。的输出驱动器级可以被编程为
低驱动（ 4mA）时，标准的驱动器（ 8毫安）或高驱动
(16mA).
可编程I / O （ OE / PDB / CLK1 ）
该PL610-01provides一个可编程I / O引脚
其可以被配置为执行以下操作之一
功能：
输出使能（ OE ）
输出使能功能允许用户启用
并且通过切换OE禁止时钟输出（S ）
引脚。 OE引脚集成了一个60KΩ
撩
电阻器赋予逻辑“1”的缺省状态。
掉电控制（ PDB ）
掉电（ PDB ）功能，允许用户
把PL610-01进入“睡眠模式” 。当
激活（逻辑“0” ） ， PDB “禁用PLL时，
振荡电路，计数器和所有其他活动
电路。在掉电模式下的功耗IC
<10μA力量。该PDB引脚集成了一个10MΩ
上拉电阻提供逻辑“1”的默认状态。
时钟输出（ CLK1 ）
在CLK1功能允许PL610-01有一个
附加的时钟输出编程为所述一个
以下几点：
FREF - 参考（晶体或参考CLK）
频率
FREF / 2
CLK0
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PL610-01
1.8V至3.3V ， 1MHz至为130MHz XO IC
布局建议
下面的指南，以帮助您与性能优化的PCB设计：
信号完整性和终止
注意事项
- 保持走线短！
- 跟踪=电感。随着容性负载这等于
响！
- 长期跟踪=输电线路。如果没有适当的
终止这将导致反射（看起来像
振铃） 。
- 设计长走线为“带状线”或“微带”与
定义阻抗。
- 匹配跟踪一侧，以避免反射反弹
来回。
解耦和电源
注意事项
- 将去耦电容尽量靠近，以
VDD端子（S）以从电源限制噪声
- 多VDD引脚应单独分离
为了获得最佳性能。
- 增加了一个铁氧体磁环的串联与VDD的
帮助防止其他董事会噪音源
- 去耦电容值是频率
依赖。典型值是使用0.1μF的
使用晶振< 50MHz的和0.01μF的设计
外观设计采用晶体> 50MHz的。
系列和用于微调的晶体负载电路的负载并联的电容器。
水晶
CST
XIN
1
CPT
8
CPT
XOUT
- 系列电容器，用于降低电路的负载匹配晶体负载。提高频率
抵消。这可以通过使用一个晶体具有比相等或更大的值的C负载被消除
振荡器。
- 并联电容器，用于提高电路的负载相匹配的晶体负载。降低
的频率偏移。
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PL610-01
1.8V至3.3V ， 1MHz至为130MHz XO IC
电气规格
绝对最大额定值
参数
电源电压范围
输入电压范围
输出电压范围
储存温度
工作环境温度*
符号
V
DD
V
I
V
O
T
S
分钟。
-0.5
-0.5
-0.5
-65
-40
马克斯。
4.6
V
DD
+0.5
V
DD
+0.5
150
85
单位
V
V
V
C
C
超出长时间最大额定值规定的限值条件下的曝光设备可能会导致器件永久性损坏
并影响了产品的可靠性。这些条件代表了一个额定值，以及设备在这些功能操作或高于任何其他条件
本说明书中提到的操作限制是不是暗示。 *工作温度为设计保证。件进行测试，以唯一的商业档次。
AC规格
参数
晶振输入频率
输入（ FIN ）频率
输入（ FIN ）信号幅度
输入（ FIN ）信号幅度
输出频率
VDD灵敏度
输出上升时间
（参见MTC- 1）
输出下降时间
（参见MTC- 1）
占空比
（参见MTC- 1）
条件
基频晶体
@ V
DD
=3.3V
@ V
DD
=2.5V
@ V
DD
=1.8V
在内部交流耦合（高频）
内部交流耦合（低频）
3.3V <50MHz ， 2.5V <40MHz ， 1.8V <15MHz
@ VDD = 1.8V - 3.3V
频率 - VDD +/- 10 ％
15pF的负载10 /90％ VDD ，高驱动， 3.3V
15pF的负载90 /10％ VDD ，高驱动， 3.3V
45
0.9
0.1
20kHz
-2
1
1
50
V
DD
V
DD
130
2
1.2
1.2
55
VPP
VPP
兆赫
PPM
ns
ns
%
1
130
兆赫
分钟。
5
典型值。
马克斯。
130
单位
兆赫
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