PI6CV857B

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

1:10 PLL时钟驱动器，用于

2.5V DDR -SDRAM内存

产品特点

运行频率高达200 MHz和超过PC2700

RDIMM规格

分配一个差分时钟输入对十差

时钟输出对。

输入（ CLK ， CLK ）和（ FBIN ， FBIN ） ： SSTL_2

输入PWRDWN ： LVCMOS

输出（ YX ， YX ） ， （ FBOUT ， FBOUT ） ： SSTL_2

??外部反馈引脚（ FBIN ， FBIN ）用于

同步输出到时钟输入。

可在AV

DD

= 2.5V核心电路和内部PLL ，

和V

DDQ

= 2.5V的差分输出驱动器

封装（无铅及绿色可用） ：

- 48引脚TSSOP

产品说明

PI6CV857B PLL时钟器件注册DDR DIMM开发

应用此PLL时钟缓冲器设计为2.5 V

DDQ

和2.5V

AV

DD

运算和差分数据输入和输出电平。

该装置是分发差分时钟信号，零延迟缓冲器

输入对（ CLK ， CLK ），以10对差分时钟输出（ Y [ 0 ： 9]

Y [ 0 ： 9 ] ）和一个差分对反馈时钟输出

（ FBOUT ， FBOUT ） 。时钟输出由输入控制

时钟（ CLK ， CLK ） ，反馈时钟（ FBIN ， FBIN ） ，在2.5V

LVCMOS输入（ PWRDWN ）和模拟电源输入（ AV

DD

).

当输入PWRDWN为低电平时通电，输入

接收器被禁止时，PLL被关断和差分时钟

输出三态。当AV

DD

绑低， PLL是

被关闭并旁路用于测试目的。

当输入频率低于建议的检测频

昆西即低于PLL的工作频率，该装置

将进入低功率模式。将输入频率检测电路

检测的低频条件并执行相同的低功率

特征为当PWRDWN输入为低。

中的PLL PI6CV857B时钟驱动程序使用输入时钟（ CLK，

CLK ）和反馈时钟（ FBIN ， FBIN ），以提供高性

曼斯，低偏移，低抖动输出差分时钟（ Y [ 0 ： 9 ] ， Y [ 0 ： 9 ] ） 。

该PI6CV857B还能够跟踪扩频时钟的

降低EMI 。

框图

Y0

Y0

Y1

Y1

Y2

Y2

Y3

Y3

Y4

Y4

Y5

Y5

Y6

Y6

Y7

Y7

Y8

Y8

Y9

Y9

FBOUT

FBOUT

引脚配置：

48引脚TSSOP （封装代码A）

CLK

CLK

FBIN

FBIN

PLL

GND

Y0

Y0

VD Q

Y1

Y1

GND

GND

Y2

Y2

VD Q

VD Q

CLK

CLK

VD Q

AV D D

AG N D

GND

Y3

Y3

VD Q

Y4

Y4

GND

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

GND

Y5

Y5

VD Q

Y6

Y6

GND

GND

Y7

Y7

VD Q

P W R DW

FBIN

FBIN

VD Q

FBOUT

FBOUT

GND

Y8

Y8

VD Q

Y9

Y9

GND

PWRDWN

AVDD

断电

与测试

逻辑

1

PS8639B

10/29/03

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV857B

1:10 PLL时钟驱动器，用于

2.5V DDR -SDRAM内存

接脚分布表

引脚名称

CLK

CLK

Yx

Yx

FBOUT

FBOUT

FBIN

FBIN

PIN号

13

14

3 , 5 , 10 , 2 0 , 2 2 , 2 7 , 2 9 , 3 9 , 4 4 , 4 6

2,6,9,19,23,26,30,40,43,47

32

33

36

35

I

PWRDWN

37

O

I / O类型

I

参考时钟输入

时钟输出。

补时钟输出。

反馈输出，并补反馈输出

反馈输入，并补反馈输入

关闭电源和输出禁用所有YX和YX输出。当PWRDWN = 0，

部分断电和差分时钟输出被禁止到

三态。当PWRDWN = 1 ，所有的差分时钟输出使能和运行

在相同的频率为时钟。

电源的I / O。

动力

模拟/核心供电。 AV

DD

可用于绕过锁相环用于测试

的目的。当AV

DD

绑在地上， PLL被旁路， CLK为

直接缓冲到该设备输出。

模拟/核心地。提供模拟/核心电路的接地参考

地

德s cription

V

DDQ

AV

DD

AGND

GND

4,11,12,15,21,28,34,38,45

16

17

1,7,8,18,24,25,31,41,42,48

地

功能表

输入

AV

DD

GND

GND

X

X

2.5V(nom)

2.5V(nom)

2.5V(nom)

PWRDWN

H

H

L

L

H

H

X

CLK

L

H

L

H

L

H

<20兆赫

(1)

CLK

H

L

H

L

H

L

Y

L

H

Z

Z

L

H

Z

Y

H

L

Z

Z

H

L

Z

输出

FBOUT

L

H

Z

Z

L

H

Z

FBOUT

H

L

Z

Z

H

L

Z

旁路/关

旁路/关

关闭

关闭

on

on

关闭

PLL

注意事项：

对于测试和省电的目的， PI6CV857B会断电，如果参考输入CLK的频率， CLK为

远低于工作频率范围。最大功率降压时钟频率低于20MHz的。例如， PI6CV857B会

断电时， CLK ， CLK停止运行。

Z =高阻抗

X =无关

2

PS8639B

10/29/03

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV857B

1:10 PLL时钟驱动器，用于

2.5V DDR -SDRAM内存

绝对最大额定值

（在工作自由空气的温度范围内）

符号

V

DDQ

， AV

DD

V

I

V

O

I

IK

I

OK

I

O

I

O（ PWR ）

TSTG

帕拉梅德

I / O电源电压范围和模拟/内核电源电压范围

输入电压范围

输出电压范围

输入钳位电流

输出钳位电流

连续输出电流

连续电流通过每个V

DD

, V

DDQ

或GND

储存温度

M英寸

– 0.5

– 0.5

– 0.5

– 50

– 50

– 50

– 100

– 65

M A X 。

3.6

V

DDQ

+0.5

50

50

50

10 0

15 0

o

单位

V

mA

C

注意：

压力超出下"Absolute最大Ratings"可能会对设备造成永久性损坏。

DC特定网络阳离子

推荐工作条件

符号

AV

DD

V

DDQ

V

IL

V

IH

V

I

I

OH

I

OL

V

IX

V

IN

V

ID

V

OD

T

A

帕拉梅德

模拟/内核电源电压

输出电源电压

低级别的输入电压引脚PWRDWN

高层次的输入电压引脚PWRDWN

输入电压

高层次的输出电流

低电平输出电流

输入差模对电压穿越

输入电压电平

CLK与CLK之间的输入差分电压

值Y [ n]的&Y [n]和之间的输出电压差

FBOUT & FBOUT

经营自由空气温度

M英寸

2.3

2.3

–0.3

1.7

0

–

–

(V

DDQ

/2) –0.2

–0 . 3

0.36

0.7

–40

喃。

2.5

2.5

M AX 。

2.7

2.7

0.7

V

DDQ

+0.3

V

DDQ

12

–12

(V

DDQ

/2) +0.2

V

DDQ

+0.3

V

DDQ

+0.6

V

DDQ

+0.6

85

°C

V

mA

V

单位

3

PS8639B

10/29/03

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV857B

1:10 PLL时钟驱动器，用于

2.5V DDR -SDRAM内存

时序要求

（在推荐工作的自由空气的温度）

符号

德s cription

工作时钟频率

(1,2)

应用时钟频率

(3)

输入时钟的占空比

通电后， PLL稳定时间

AV

DD

, V

DDQ

= 2.5V ±0.2V

M英寸

60

95

40

M A X 。

200

200

60

100

单位

f

CK

t

DC

t

刺

兆赫

%

s

注意事项：

1. PLL电路能够处理扩频诱导的歪斜。

2.工作时钟频率指示的范围在其上的PLL能够锁定的，但其中并没有时钟信号必须符合

其他时序参数。 （用于低速调试） 。

3.应用的时钟频率指示范围该PLL满足所有的时序参数。

电气特性（在recomended经营自由的空气温度）

帕拉梅德

V

IK

V

V

0 1

I

I

所有的输入

高输出电压

低输出电压

CLK ， FBIN

PWRDWN

I

DDQ

V动态电源电流

DDQ

静态电源电流

AV的动态电源电流

DD

I

添加

静态电源电流

CLK和CLK

FBIN和FBIN

CLK和CLK

FBIN和FBIN

部分之间的输入电容

变异

(5)

特S T条件

I

I

= -18mA

I

= –100A

I

= -12mA

I

0 1

= 100A

I

0 1

= 12毫安

V

I

= V

DDQ

或GND

V

I

= V

DDQ

或GND

V

DD

= 2.7V

CLK & CLK <20 MHz或

PWRDWN =低

(4)

V

DD

= 2.7V

CLK & CLK <20 MHz或

PWRDWN =低

(4)

V

I

= V

DDQ

或GND

V

I

= V

DDQ

或GND

V

I

= V

DDQ

或GND

2.5V

2.5V

2.5V

2.0

–0.25

2.7V

A

VD

, V

D D Q

2.3V

2.3 2.7V

2.3V

2.3 2.7V

2.3V

VDDQ- 0.1

1.7

0.1

0.6

±10

300

10 0

12

10 0

3.5

0.25

1

pF

A

mA

A

mA

A

V

M英寸

典型值。

M AX 。

–1.2

单位

C

I

C

I (

)

C

I

注意：

4.最大掉电时钟频率低于20MHz的。

5.设计保证，但未经生产测试。

4

PS8639B

10/29/03

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV857B

1:10 PLL时钟驱动器，用于

2.5V DDR -SDRAM内存

AC规格

开关特性在推荐工作的自由空气的温度范围内（除非另有说明） （见图1 & 2 ）

帕拉梅德

tjit （ CC）

t(

θ)

TSK （ O）

tjit （全）

tjit （ HPER ）

TSL （I）的

谢瑞麟（ O）

V

OX

德s cription

的逐用于─周期抖动

静态相位偏移

(1)

输出时钟歪斜

周期抖动

半周期抖动

输入时钟转换率

(2)

输出时钟摆

率

(2)

图

见图3

参见图4

参见图5

参见图6

参见图7

参见图8

参见图8

AV

CC

, V

DDQ

= 2.5V ±0.2V

M英寸

–50

–50

0

喃。

米斧

50

50

75

–75

–100

1.0

1.0

(V

DDQ /

2)

–0.1

75

100

4.0

2.0

(V

DDQ /

2)

+0.1

单位

ps

V / ns的

V

输出差分交叉电压

该PLL是能够满足所有上述参数，同时支持SSC的合成使用以下参数的

(3)

.

SSC调制频率

SSC时钟输入频率偏差

PLL环路带宽

相位角

注意事项：

1.静态相位偏移不包括抖动。

2.所有的AC参数是使用在图2所示的试验负荷测定。

3. SSC要求符合英特尔PC100 SDRAM寄存型DIMM规格。

30.00

0.00

2

50.00

–0.50

千赫

%

兆赫

–0.031

度

5

PS8639B

10/29/03