21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

产品特点

??为SSTL_2 DDR SDRAM优化PLL时钟分配

应用程序。

??分配一个差分时钟输入对五差

时钟输出对。

输入（ CLK ， CLK ）和（ FBIN ， FBIN ） ： SSTL_2

输出（ YX ， YX ） ， （ FBOUT ， FBOUT ） ： SSTL_2

??外部反馈引脚（ FBIN ， FBIN ）用于

同步输出到时钟输入。

可在AV

DD

= 2.5V核心电路和内部PLL ，

和V

DDQ

= 2.5V的差分输出驱动器

??可用包装：

??塑料28引脚TSSOP

产品说明

PI6CV855 PLL时钟器件的SSTL_DDR SDRAM开发

应用程序。此PLL时钟缓冲器是专为2.5 V

DDQ

和

2.5V AV

DD

运算和差分数据输入和输出电平。

该装置是分发差分时钟信号，零延迟缓冲器

输入对（ CLK ， CLK）五差分对时钟输出

（Y [0： 4 ]，Y [ 0 ：4]）和一个差分对反馈时钟输出

（ FBOUT ， FBOUT ） 。时钟输出由输入控制

时钟（CLK ， CLK） ，所述反馈时钟（ FBIN ， FBIN ），并且

模拟电源输入（ AV

DD

） 。当AV

DD

绑低，

PLL被关闭并旁路用于测试目的。

当输入频率低于建议的检测频

昆西即低于PLL的工作频率，该装置

将进入低功率模式。在低功耗模式下， PLL被关闭，

Y [ 0：4 ]和Y [0： 4]输出三态。

该PI6CV855能够跟踪扩频时钟，以减少

EMI。

框图

引脚配置

Y0

Y0

CLK

CLK

FBIN

FBIN

GND

Y0

Y0

VD Q

CLK

CLK

AV D D

AG N D

GND

Y1

Y1

VD Q

Y2

Y2

1

2

3

4

5

28

27

26

25

24

Y4

Y4

VD Q

GND

FBOUT

FBOUT

VD Q

FBIN

FBIN

GND

VD Q

Y3

Y3

GND

Y1

Y1

PLL

Y2

Y2

Y3

Y3

Y4

Y4

6

28-Pin

23

L

22

7

8

9

10

11

12

13

14

21

20

19

18

17

16

15

AV

DD

逻辑

和

测试Ciruit

1

PS8545

06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

接脚分布表

针

名字

CLK

CLK

Y[0:4]

Y[0:4]

FBOUT

FBOUT

FBIN

FBIN

V

DDQ

AV

DD

AGND

GND

PIN号

5

6

3,11,13,17,27

2,10,14,16,28

23

24

21

20

4,12,18,22,26

7

8

1,9,15,19,25

I

O

I / O

TYPE

I

参考时钟输入

时钟输出。

补时钟输出。

反馈输出，并补反馈输出

反馈输入，并补反馈输入

电源的I / O引脚。

龙鼎/核心供电。 AV可以用于绕过锁相环用于测试目的。当

DD

AV

DD

绑在地上， PLL被旁路& CLK直接缓存到设备的输出。

地

模拟/核心地。提供模拟/核心电路的接地参考

地面的I / O引脚。

德s cription

功能表

输入

AV

DD

GND

GND

2.5V(nom)

2.5V(nom)

2.5V(nom)

CLK

L

H

L

H

<20兆赫

CLK

H

L

H

L

Y[0:4]

Z

Z

L

H

Z

Y[0:4]

Z

Z

H

L

Z

输出

FBOUT

Z

Z

L

H

Z

FBOUT

Z

Z

H

L

Z

旁路/关

旁路/关

on

on

关闭

PLL状态

注意事项：

对于测试和省电的目的， PI6CV855会如果断电的参考输入频率

CLK， CLK为远低于工作频率范围。最大功率降压时钟频率低于20MHz的。

例如， PI6CV855将被断电时， CLK ， CLK停止运行。

Z =高阻抗

X =无关

2

PS8545

06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

绝对最大额定值

（在工作自由空气的温度范围内）

符号

V

DDQ

， AV

DD

V

I

V

O

TSTG

帕拉梅德

I / O电源电压范围和模拟/内核电源电压范围

输入电压范围

输出电压范围

储存温度

M英寸

0.5

0.5

0.5

65

M AX 。

3.6

V

DDQ

+0.5

V

单位

150

o

C

注意：

压力超出下??绝对最大额定值？可能对器件造成永久性损坏。

时序要求

（在推荐工作的自由空气的温度）

符号

电子旗下cription

操作摄像时钟频率

(1,2)

应用时钟频率

输入时钟的占空比

通电后， PLL稳定时间

(3)

AV

DD

, V

DDQ

= 2.5V ±0.2V

M英寸

60

95

40

M AX 。

170

170

60

100

单位

f

CK

t

DC

t

刺

兆赫

%

s

注意事项：

1. PLL电路能够处理扩频诱导的歪斜。

2.工作时钟频率指示的范围在其上的PLL能够锁定的，但在该时钟是

不要求，以满足其他时序参数。 （用于低速调试） 。

3.应用的时钟频率指示范围该PLL满足所有的时序参数。

3

PS8545

06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

DC特定网络阳离子

符号

AV

DD

V

DDQ

V

OH

V

OL

V

IX

V

OX

V

IN

V

ID

V

OD

T

A

推荐工作条件

帕拉梅德

模拟/内核电源电压

本安输出电源电压

高级别输出电压

低电平输出电压

输入差模对电压穿越

在SDRAM时钟输入本安输出差模对电压穿越

输入电压电平

CLK与CLK之间的输入差分电压

Y [ n]和Y [ n]和FBO UT之间本安输出电压差

和FBO UT

操作摄像自由的空气温度

M英寸

2.3

2.3

1.8

0

(V

DDQ

/2) 0.2

(V

DDQ

/2) 0.2

0.3

0.36

0.7

0

喃。

2.5

2.5

M AX 。

2.7

2.7

V

DDQ

0.5

(V

DDQ

/2) +0.2

(V

DDQ

/2) +0.2

V

DDQ

+0.3

V

DDQ

+0.6

V

DDQ

+0.6

70

°C

V

单位

电气特性

帕拉梅德

V

IK

I

I

I

DDQ

所有的输入

CLK ， FBIN

V动态电源电流

DDQ

静态电源电流

I

添加

AV的动态电源电流

DD

静态电源电流

CLK和CLK

FBIN和FBIN

特S T条件

I

I

= -18mA

V

I

= V

DDQ

或GND

V

DD

= 2.7V

(1)

CLK & CLK <20兆赫

V

DD

= 2.7V

(1)

CLK & CLK <20兆赫

V

I

= V

DD

或GND

2.5V

2.0

A

VDD

, V

DDQ

2.3V

2.7V

M英寸

典型值。

M AX 。

1.2

±10

300

100

12

100

3.0

单位

V

A

mA

A

mA

A

pF

C

I

注意事项：

1.驾驶9或18 DDR SDRAM内存芯片具有120欧姆的终端电阻每个时钟输出对134兆赫。

2.最大功率降低时钟频率低于20MHz的。

4

PS8545

06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

AC规格

开关特性在推荐工作的自由空气的温度范围内，女

CLK

> 100兆赫（除非另有说明） 。

（参见图1和图2 ）

帕拉梅德

t(

θ)

tjit （ CC）

tjit （全）

tjit （ HPER ）

TSL （I）的

谢瑞麟（ O）

TSK （ O）

德s cription

静态相位偏移

(1)

的逐用于─周期抖动

周期抖动

半周期抖动

输入时钟转换率

(2)

输出时钟转换率

(2)

输出时钟歪斜

图

图4

科幻gure 3

图6

图7

图8

图8

图5

AV

CC

, V

DDQ

= 2.5V ±0.2V

M英寸

50

75

75

100

1.0

1.0

喃。

0

米斧

50

75

75

100

2.0

2.0

100

单位

ps

V / ns的

ps

在PI6CV855锁相环满足同时支持SSC合成使用以下参数的所有上述参数

(3)

.

SSC调制频率

SSC时钟输入频率偏差

PLL环路带宽

相位角

注意事项：

1.静态相位偏移不包括抖动。

2，压摆率从IBIS模型试验载荷如图1所示确定。

3. SSC要求符合英特尔PC100 SDRAM寄存型DIMM规格。

30.0

0.00

2

50.0

0.50

千赫

%

兆赫

0.031

度

5

PS8545

06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

产品特点

??为SSTL_2 DDR SDRAM优化PLL时钟分配

应用程序。

??分配一个差分时钟输入对五差

时钟输出对。

输入（ CLK ， CLK ）和（ FBIN ， FBIN ） ： SSTL_2

输出（ YX ， YX ） ， （ FBOUT ， FBOUT ） ： SSTL_2

??外部反馈引脚（ FBIN ， FBIN ）用于

同步输出到时钟输入。

可在AV

DD

= 2.5V核心电路和内部PLL ，

和V

DDQ

= 2.5V的差分输出驱动器

??可用包装：

??塑料28引脚TSSOP

产品说明

PI6CV855 PLL时钟器件的SSTL_DDR SDRAM开发

应用程序。此PLL时钟缓冲器是专为2.5 V

DDQ

和

2.5V AV

DD

运算和差分数据输入和输出电平。

该装置是分发差分时钟信号，零延迟缓冲器

输入对（ CLK ， CLK）五差分对时钟输出

（Y [0： 4 ]，Y [ 0 ：4]）和一个差分对反馈时钟输出

（ FBOUT ， FBOUT ） 。时钟输出由输入控制

时钟（CLK ， CLK） ，所述反馈时钟（ FBIN ， FBIN ），并且

模拟电源输入（ AV

DD

） 。当AV

DD

绑低，

PLL被关闭并旁路用于测试目的。

当输入频率低于建议的检测频

昆西即低于PLL的工作频率，该装置

将进入低功率模式。在低功耗模式下， PLL被关闭，

Y [ 0：4 ]和Y [0： 4]输出三态。

该PI6CV855能够跟踪扩频时钟，以减少

EMI。

框图

引脚配置

Y0

Y0

CLK

CLK

FBIN

FBIN

GND

Y0

Y0

VD Q

CLK

CLK

AV D D

AG N D

GND

Y1

Y1

VD Q

Y2

Y2

1

2

3

4

5

28

27

26

25

24

Y4

Y4

VD Q

GND

FBOUT

FBOUT

VD Q

FBIN

FBIN

GND

VD Q

Y3

Y3

GND

Y1

Y1

PLL

Y2

Y2

Y3

Y3

Y4

Y4

6

28-Pin

23

L

22

7

8

9

10

11

12

13

14

21

20

19

18

17

16

15

AV

DD

逻辑

和

测试Ciruit

1

PS8545

06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

接脚分布表

针

名字

CLK

CLK

Y[0:4]

Y[0:4]

FBOUT

FBOUT

FBIN

FBIN

V

DDQ

AV

DD

AGND

GND

PIN号

5

6

3,11,13,17,27

2,10,14,16,28

23

24

21

20

4,12,18,22,26

7

8

1,9,15,19,25

I

O

I / O

TYPE

I

参考时钟输入

时钟输出。

补时钟输出。

反馈输出，并补反馈输出

反馈输入，并补反馈输入

电源的I / O引脚。

龙鼎/核心供电。 AV可以用于绕过锁相环用于测试目的。当

DD

AV

DD

绑在地上， PLL被旁路& CLK直接缓存到设备的输出。

地

模拟/核心地。提供模拟/核心电路的接地参考

地面的I / O引脚。

德s cription

功能表

输入

AV

DD

GND

GND

2.5V(nom)

2.5V(nom)

2.5V(nom)

CLK

L

H

L

H

<20兆赫

CLK

H

L

H

L

Y[0:4]

Z

Z

L

H

Z

Y[0:4]

Z

Z

H

L

Z

输出

FBOUT

Z

Z

L

H

Z

FBOUT

Z

Z

H

L

Z

旁路/关

旁路/关

on

on

关闭

PLL状态

注意事项：

对于测试和省电的目的， PI6CV855会如果断电的参考输入频率

CLK， CLK为远低于工作频率范围。最大功率降压时钟频率低于20MHz的。

例如， PI6CV855将被断电时， CLK ， CLK停止运行。

Z =高阻抗

X =无关

2

PS8545

06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

绝对最大额定值

（在工作自由空气的温度范围内）

符号

V

DDQ

， AV

DD

V

I

V

O

TSTG

帕拉梅德

I / O电源电压范围和模拟/内核电源电压范围

输入电压范围

输出电压范围

储存温度

M英寸

0.5

0.5

0.5

65

M AX 。

3.6

V

DDQ

+0.5

V

单位

150

o

C

注意：

压力超出下??绝对最大额定值？可能对器件造成永久性损坏。

时序要求

（在推荐工作的自由空气的温度）

符号

电子旗下cription

操作摄像时钟频率

(1,2)

应用时钟频率

输入时钟的占空比

通电后， PLL稳定时间

(3)

AV

DD

, V

DDQ

= 2.5V ±0.2V

M英寸

60

95

40

M AX 。

170

170

60

100

单位

f

CK

t

DC

t

刺

兆赫

%

s

注意事项：

1. PLL电路能够处理扩频诱导的歪斜。

2.工作时钟频率指示的范围在其上的PLL能够锁定的，但在该时钟是

不要求，以满足其他时序参数。 （用于低速调试） 。

3.应用的时钟频率指示范围该PLL满足所有的时序参数。

3

PS8545

06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

DC特定网络阳离子

符号

AV

DD

V

DDQ

V

OH

V

OL

V

IX

V

OX

V

IN

V

ID

V

OD

T

A

推荐工作条件

帕拉梅德

模拟/内核电源电压

本安输出电源电压

高级别输出电压

低电平输出电压

输入差模对电压穿越

在SDRAM时钟输入本安输出差模对电压穿越

输入电压电平

CLK与CLK之间的输入差分电压

Y [ n]和Y [ n]和FBO UT之间本安输出电压差

和FBO UT

操作摄像自由的空气温度

M英寸

2.3

2.3

1.8

0

(V

DDQ

/2) 0.2

(V

DDQ

/2) 0.2

0.3

0.36

0.7

0

喃。

2.5

2.5

M AX 。

2.7

2.7

V

DDQ

0.5

(V

DDQ

/2) +0.2

(V

DDQ

/2) +0.2

V

DDQ

+0.3

V

DDQ

+0.6

V

DDQ

+0.6

70

°C

V

单位

电气特性

帕拉梅德

V

IK

I

I

I

DDQ

所有的输入

CLK ， FBIN

V动态电源电流

DDQ

静态电源电流

I

添加

AV的动态电源电流

DD

静态电源电流

CLK和CLK

FBIN和FBIN

特S T条件

I

I

= -18mA

V

I

= V

DDQ

或GND

V

DD

= 2.7V

(1)

CLK & CLK <20兆赫

V

DD

= 2.7V

(1)

CLK & CLK <20兆赫

V

I

= V

DD

或GND

2.5V

2.0

A

VDD

, V

DDQ

2.3V

2.7V

M英寸

典型值。

M AX 。

1.2

±10

300

100

12

100

3.0

单位

V

A

mA

A

mA

A

pF

C

I

注意事项：

1.驾驶9或18 DDR SDRAM内存芯片具有120欧姆的终端电阻每个时钟输出对134兆赫。

2.最大功率降低时钟频率低于20MHz的。

4

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06/20/01

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6CV855

PLL时钟驱动器的2.5V

SSTL 2 DDR SDRAM内存

AC规格

开关特性在推荐工作的自由空气的温度范围内，女

CLK

> 100兆赫（除非另有说明） 。

（参见图1和图2 ）

帕拉梅德

t(

θ)

tjit （ CC）

tjit （全）

tjit （ HPER ）

TSL （I）的

谢瑞麟（ O）

TSK （ O）

德s cription

静态相位偏移

(1)

的逐用于─周期抖动

周期抖动

半周期抖动

输入时钟转换率

(2)

输出时钟转换率

(2)

输出时钟歪斜

图

图4

科幻gure 3

图6

图7

图8

图8

图5

AV

CC

, V

DDQ

= 2.5V ±0.2V

M英寸

50

75

75

100

1.0

1.0

喃。

0

米斧

50

75

75

100

2.0

2.0

100

单位

ps

V / ns的

ps

在PI6CV855锁相环满足同时支持SSC合成使用以下参数的所有上述参数

(3)

.

SSC调制频率

SSC时钟输入频率偏差

PLL环路带宽

相位角

注意事项：

1.静态相位偏移不包括抖动。

2，压摆率从IBIS模型试验载荷如图1所示确定。

3. SSC要求符合英特尔PC100 SDRAM寄存型DIMM规格。

30.0

0.00

2

50.0

0.50

千赫

%

兆赫

0.031

度

5

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