PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
特点
支持DDR2 SDRAM优化PLL时钟分配
应用程序。
分配一个差分时钟输入对十差
时钟输出对。
差分输入（ CLK ， CLK ）和（ FBIN ， FBIN ）
输入OE / OS ： LVCMOS
差分输出（ Y [ 0 ： 9 ] ， Y [ 0 ： 9] （ FBOUT ， FBOUT ）
外部反馈引脚（ FBIN ， FBIN ）用于
同步输出到时钟输入。
可在AV
DD
= 1.8V核心电路和内部PLL ，
和V
DDQ
= 1.8V的差分输出驱动器
包装（无铅&绿色可用） ：
- 52球VFBGA （ NF ）
描述
PI6CU877 PLL时钟驱动器用于注册DDR2开发
DIMM应用，工作在1.8V和差分数据输入
和输出电平。
该装置是分发的差分零延迟缓冲器
时钟输入对（ CLK ， CLK ），以11对差分时钟
输出端，其包括反馈时钟（Y [0： 9 ]，Y [ 0： 9 ]; FBOUT ，
FBOUT ） 。
时钟输出由CLK / CLK， FBOUT ， FBOUT ，控制
LVCMOS （ OE ， OS ）和模拟电源输入（ AV
DD
） 。当
OE是低电平，除了FBOUT ， FBOUT输出，必须禁止
内部PLL继续维持其锁定的频率。
OS是一个程序引脚必须连接到GND或V
DD.
当OS
高时，参考将功能如上所述。当OS为低，
参考对Y7 / Y7没有影响，它们是自由运行的。当AV
DD
is
接地， PLL被关闭，旁路用于测试目的。
当CLK / CLK为逻辑低电平时，器件将进入低功耗
模式。输入逻辑检测电路将检测到逻辑低电平
并执行的低功率状态下，所有的Y [0： 9 ]，Y [ 0： 9 ]; FBOUT ，
FBOUT ，和PLL被关闭。
3
Y
0
GND
NB
V
DDQ
NB
NB
V
DDQ
NB
GND
Y
4
引脚配置
1
A
B
C
D
E
F
G
H
J
k
Y
1
Y
1
Y
2
Y
2
CK
CK
AGND
AV
DD
Y
3
Y
3
2
Y
0
GND
GND
V
DDQ
V
DDQ
V
DDQ
V
DDQ
GND
GND
Y
4
4
Y
5
GND
NB
V
DDQ
NB
NB
V
DDQ
NB
GND
Y
9
5
Y
5
GND
GND
OS
V
DDQ
OE
V
DDQ
GND
GND
Y
9
6
Y
6
Y
6
Y
7
Y
7
FB
IN
FB
IN
FB
OUT
FB
OUT
Y
8
Y
8
PI6CU877是一款高性能，低偏移和低抖动PLL
时钟驱动器，并且还能够跟踪扩频时钟
（ SSC ） ，从而降低EMI 。
1
PS8689B
08/05/04
PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
接脚分布表
引脚名称
AGND
AV
DD
CK
CK
FB
IN
FB
IN
FB
OUT
FB
OUT
OE
OS
GND
V
DDQ
Y[0:9]
Y[0:9]
NB
特征
地
1.8V标称
差分输入
差分输入
差分输入
差分输入
Differenital输出
迪FF erential输出
LVCMOS输入
LVCMOS输入
地
1.8V标称
差分输出
差分输出
模拟地
模拟电源
时钟输入使用（ 10K - 100KΩ ）下拉电阻
互补的时钟输入使用（ 10K - 100KΩ ）下拉电阻
互补反馈时钟输入
反馈时钟输入
互补反馈时钟输出
反馈时钟输出
输出使能（异步）。
输出选择（连接到GND或V
DDQ
)
地
逻辑和输出功率
时钟输出
互补的时钟输出
无球（ VFBGA只）
Desctription
功能表
输入
AV
DD
GND
GND
GND
GND
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
OE
H
H
L
L
L
L
H
H
X
X
OS
X
X
H
L
H
L
X
X
X
X
CK
L
H
L
H
L
H
L
H
L
H
CK
H
L
H
L
H
L
H
L
L
H
Y
L
H
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L
H
L（ Z）的
(1)
Y
H
L
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
H
L
L（ Z）的
(1)
输出
FBOUT
L
H
L
H
L
H
L
H
L（ Z）的
(1)
版权所有
FBOUT
H
L
H
L
H
L
H
L
L（ Z）的
(1)
PLL状态
旁路/关
旁路/关
旁路/关
旁路/关
On
On
On
On
关闭
注意事项：
1.
L
(Z)
装置的输出被禁止到低状态的会议的余
ODL
在DC规格限制
3
PS8689B
08/05/04
PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
绝对最大额定值
（在工作自由空气的温度范围内）
符号
V
DDQ
, A
VDD
V
I
V
O
I
IK
I
OK
I
O
I
O（ PWR ）
T
英镑
输入电压范围
输出电压范围
输入钳位电流
输出钳位电流
连续输出电流
连续电流通过每个V
DDQ
或GND
储存温度
参数
I / O电源电压范围和模拟/内核电源电压范围
分钟。
-0.5
-0.5
-0.5
-50
-50
-50
-100
-65
50
50
50
100
150
C
mA
马克斯。
2.5
V
DDQ
+0.5
V
单位
注意：
1.应力超出下"Absolute最大Ratings"可能会对设备造成永久性损坏。
DC特定网络阳离子
推荐工作条件
符号
V
DDQ
AV
DD
V
IL
V
IH
I
OH
I
OL
V
IX
V
IN
V
ID
T
A
输出电源电压
电源电压
(4)
低电平输入电压
(5)
高电平输入电压
(5)
高电平的输出电流，参见图2
低电平输出电流，见图2
输入差分线对电压穿越
输入电压电平
输入differenital电压，参见图9
(5)
经营自由空气温度
DC
AC
OE ，操作系统， CK ， CK
OE ，操作系统， CK ， CK
0.65 x
V
DDQ
-
-
(V
DDQ
/2)
-0.15
-0.3
0.3
0.6
0
-9
9
(V
DDQ
/2)
-0.15
V
DDQ
+0.3
V
DDQ
+0.4
V
DDQ
+0.4
70
C
V
mA
参数
分钟。
1.7
典型值。
1.8
V
DDQ
0.35 x
V
DDQ
V
马克斯。
1.9
单位
注意事项：
4. PLL被关闭并且被旁路时的AV用于测试目的
DD
被接地。在此测试模式，V
DDQ
仍然在推荐
操作条件和不定时参数都可得到保证。
5. V
ID
是在CK上的输入电平，并在CK上的输入电平之间的差的大小，请参阅图9，用于定义。 CK和CK ，
V
IH
和V
IL
限制用于限定直流低电平和高电平的逻辑检测状态。
4
PS8689B
08/05/04
PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
时序要求
（在推荐工作的自由空气的温度）
符号
FCK
t
DC
t
L
t
关闭
能解密
工作时钟频率
(7, 8)
应用时钟频率
(7, 9)
输入时钟的占空比
Stabalization时间
(10)
设备断电
(10)
AV
DD
, V
DDQ
= 1.8V ±0.1V
分钟。
25
160
40
马克斯。
300
270
60
15
8
单位
兆赫
%
s
ns
注意事项：
7.该PLL是能够处理扩频诱导的歪斜。
8.工作时钟频率指示的范围在其上的PLL能够锁定的，但其中不要求，以满足其他
定时参数。 （用于低速调试） 。
9.应用的时钟频率指示范围该PLL必须满足所有的时序参数。
10.稳定时间是获得它的反馈信号的相位锁定到它的参考所需的集成的PLL电路的时间
上电后信号。在正常操作期间，稳定时间也需要为集成PLL电路的时间
获得它的反馈信号到它的基准信号的相位锁定时， CK和CK去到一个逻辑低状态时，进入掉电
模式，然后再返回正常工作状态。 CK和CK也许悬空，他们已经被拉低一个完整的时钟周期之后。
DC特定网络阳离子
参
ETER
V
IK
V
OH
I
ODL
V
OD
I
I
I
DDLD
I
DD
所有的输入
高输出电压
禁止输出低电流
描述
测试条件
I
I
= -18mA
I
OH
= -100A
I
OH
= -9mA
OE = L，V
ODL
= 100mV的
1.7V
输出differenital电压的差的magniture
真正的和免费的产出之间，见图。 9
DIMENTIONS
CK ， CK
OE ，操作系统， FB
IN
， FB
IN
静态柔顺目前，我
DDQ
+ I
添加
动态电源电流，我
DDQ
+
I
添加
，见注6 CPD calcula-
化
CK ， CK
FB
IN
， FB
IN
CK ， CK
FB
IN
， FB
IN
V
I
= V
DDQ
或GND
V
I
= V
DDQ
或GND
CK和CK = L
CK和CK = 270MHz ，
所有输出都打开（不
连接到印刷电路板）
V
I
= V
DDQ
或GND
V
I
= V
DDQ
或GND
V
I
= V
DDQ
或GND
V
I
= V
DDQ
或GND
1.8V
1.9V
AV
DD
,
V
DDQ
1.7V
1.7
1.9V
1.7
V
DDQ
-0.2
1.1
100
0.6
±250
±10
500
300
2
2
3
3
0.25
0.25
pF
mA
A
A
V
分钟。
典型值。
马克斯。
1.2
V
单位
CI
CI （ Δ ）
注意事项：
6.我总
DD
= I
DDQ +
I
添加
= F
CK
*C
PD
*V
DDQ
，求解C
PD
= (I
DDQ
+ I
添加
)/(F
CK
*V
DDQ
） ，其中F
CK
是输入频率，V
DDQ
为
电源和C
PD
为功率耗散电容。
5
PS8689B
08/05/04
PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
特点
支持DDR2 SDRAM优化PLL时钟分配
应用程序。
分配一个差分时钟输入对十差
时钟输出对。
差分输入（ CLK ， CLK ）和（ FBIN ， FBIN ）
输入OE / OS ： LVCMOS
差分输出（ Y [ 0 ： 9 ] ， Y [ 0 ： 9] （ FBOUT ， FBOUT ）
外部反馈引脚（ FBIN ， FBIN ）用于
同步输出到时钟输入。
可在AV
DD
= 1.8V核心电路和内部PLL ，
和V
DDQ
= 1.8V的差分输出驱动器
包装（无铅&绿色可用） ：
- 52球VFBGA （ NF ）
描述
PI6CU877 PLL时钟驱动器用于注册DDR2开发
DIMM应用，工作在1.8V和差分数据输入
和输出电平。
该装置是分发的差分零延迟缓冲器
时钟输入对（ CLK ， CLK ），以11对差分时钟
输出端，其包括反馈时钟（Y [0： 9 ]，Y [ 0： 9 ]; FBOUT ，
FBOUT ） 。
时钟输出由CLK / CLK， FBOUT ， FBOUT ，控制
LVCMOS （ OE ， OS ）和模拟电源输入（ AV
DD
） 。当
OE是低电平，除了FBOUT ， FBOUT输出，必须禁止
内部PLL继续维持其锁定的频率。
OS是一个程序引脚必须连接到GND或V
DD.
当OS
高时，参考将功能如上所述。当OS为低，
参考对Y7 / Y7没有影响，它们是自由运行的。当AV
DD
is
接地， PLL被关闭，旁路用于测试目的。
当CLK / CLK为逻辑低电平时，器件将进入低功耗
模式。输入逻辑检测电路将检测到逻辑低电平
并执行的低功率状态下，所有的Y [0： 9 ]，Y [ 0： 9 ]; FBOUT ，
FBOUT ，和PLL被关闭。
3
Y
0
GND
NB
V
DDQ
NB
NB
V
DDQ
NB
GND
Y
4
引脚配置
1
A
B
C
D
E
F
G
H
J
k
Y
1
Y
1
Y
2
Y
2
CK
CK
AGND
AV
DD
Y
3
Y
3
2
Y
0
GND
GND
V
DDQ
V
DDQ
V
DDQ
V
DDQ
GND
GND
Y
4
4
Y
5
GND
NB
V
DDQ
NB
NB
V
DDQ
NB
GND
Y
9
5
Y
5
GND
GND
OS
V
DDQ
OE
V
DDQ
GND
GND
Y
9
6
Y
6
Y
6
Y
7
Y
7
FB
IN
FB
IN
FB
OUT
FB
OUT
Y
8
Y
8
PI6CU877是一款高性能，低偏移和低抖动PLL
时钟驱动器，并且还能够跟踪扩频时钟
（ SSC ） ，从而降低EMI 。
1
PS8689B
08/05/04
PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
接脚分布表
引脚名称
AGND
AV
DD
CK
CK
FB
IN
FB
IN
FB
OUT
FB
OUT
OE
OS
GND
V
DDQ
Y[0:9]
Y[0:9]
NB
特征
地
1.8V标称
差分输入
差分输入
差分输入
差分输入
Differenital输出
迪FF erential输出
LVCMOS输入
LVCMOS输入
地
1.8V标称
差分输出
差分输出
模拟地
模拟电源
时钟输入使用（ 10K - 100KΩ ）下拉电阻
互补的时钟输入使用（ 10K - 100KΩ ）下拉电阻
互补反馈时钟输入
反馈时钟输入
互补反馈时钟输出
反馈时钟输出
输出使能（异步）。
输出选择（连接到GND或V
DDQ
)
地
逻辑和输出功率
时钟输出
互补的时钟输出
无球（ VFBGA只）
Desctription
功能表
输入
AV
DD
GND
GND
GND
GND
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
OE
H
H
L
L
L
L
H
H
X
X
OS
X
X
H
L
H
L
X
X
X
X
CK
L
H
L
H
L
H
L
H
L
H
CK
H
L
H
L
H
L
H
L
L
H
Y
L
H
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L
H
L（ Z）的
(1)
Y
H
L
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
H
L
L（ Z）的
(1)
输出
FBOUT
L
H
L
H
L
H
L
H
L（ Z）的
(1)
版权所有
FBOUT
H
L
H
L
H
L
H
L
L（ Z）的
(1)
PLL状态
旁路/关
旁路/关
旁路/关
旁路/关
On
On
On
On
关闭
注意事项：
1.
L
(Z)
装置的输出被禁止到低状态的会议的余
ODL
在DC规格限制
3
PS8689B
08/05/04
PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
绝对最大额定值
（在工作自由空气的温度范围内）
符号
V
DDQ
, A
VDD
V
I
V
O
I
IK
I
OK
I
O
I
O（ PWR ）
T
英镑
输入电压范围
输出电压范围
输入钳位电流
输出钳位电流
连续输出电流
连续电流通过每个V
DDQ
或GND
储存温度
参数
I / O电源电压范围和模拟/内核电源电压范围
分钟。
-0.5
-0.5
-0.5
-50
-50
-50
-100
-65
50
50
50
100
150
C
mA
马克斯。
2.5
V
DDQ
+0.5
V
单位
注意：
1.应力超出下"Absolute最大Ratings"可能会对设备造成永久性损坏。
DC特定网络阳离子
推荐工作条件
符号
V
DDQ
AV
DD
V
IL
V
IH
I
OH
I
OL
V
IX
V
IN
V
ID
T
A
输出电源电压
电源电压
(4)
低电平输入电压
(5)
高电平输入电压
(5)
高电平的输出电流，参见图2
低电平输出电流，见图2
输入差分线对电压穿越
输入电压电平
输入differenital电压，参见图9
(5)
经营自由空气温度
DC
AC
OE ，操作系统， CK ， CK
OE ，操作系统， CK ， CK
0.65 x
V
DDQ
-
-
(V
DDQ
/2)
-0.15
-0.3
0.3
0.6
0
-9
9
(V
DDQ
/2)
-0.15
V
DDQ
+0.3
V
DDQ
+0.4
V
DDQ
+0.4
70
C
V
mA
参数
分钟。
1.7
典型值。
1.8
V
DDQ
0.35 x
V
DDQ
V
马克斯。
1.9
单位
注意事项：
4. PLL被关闭并且被旁路时的AV用于测试目的
DD
被接地。在此测试模式，V
DDQ
仍然在推荐
操作条件和不定时参数都可得到保证。
5. V
ID
是在CK上的输入电平，并在CK上的输入电平之间的差的大小，请参阅图9，用于定义。 CK和CK ，
V
IH
和V
IL
限制用于限定直流低电平和高电平的逻辑检测状态。
4
PS8689B
08/05/04
PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
时序要求
（在推荐工作的自由空气的温度）
符号
FCK
t
DC
t
L
t
关闭
能解密
工作时钟频率
(7, 8)
应用时钟频率
(7, 9)
输入时钟的占空比
Stabalization时间
(10)
设备断电
(10)
AV
DD
, V
DDQ
= 1.8V ±0.1V
分钟。
25
160
40
马克斯。
300
270
60
15
8
单位
兆赫
%
s
ns
注意事项：
7.该PLL是能够处理扩频诱导的歪斜。
8.工作时钟频率指示的范围在其上的PLL能够锁定的，但其中不要求，以满足其他
定时参数。 （用于低速调试） 。
9.应用的时钟频率指示范围该PLL必须满足所有的时序参数。
10.稳定时间是获得它的反馈信号的相位锁定到它的参考所需的集成的PLL电路的时间
上电后信号。在正常操作期间，稳定时间也需要为集成PLL电路的时间
获得它的反馈信号到它的基准信号的相位锁定时， CK和CK去到一个逻辑低状态时，进入掉电
模式，然后再返回正常工作状态。 CK和CK也许悬空，他们已经被拉低一个完整的时钟周期之后。
DC特定网络阳离子
参
ETER
V
IK
V
OH
I
ODL
V
OD
I
I
I
DDLD
I
DD
所有的输入
高输出电压
禁止输出低电流
描述
测试条件
I
I
= -18mA
I
OH
= -100A
I
OH
= -9mA
OE = L，V
ODL
= 100mV的
1.7V
输出differenital电压的差的magniture
真正的和免费的产出之间，见图。 9
DIMENTIONS
CK ， CK
OE ，操作系统， FB
IN
， FB
IN
静态柔顺目前，我
DDQ
+ I
添加
动态电源电流，我
DDQ
+
I
添加
，见注6 CPD calcula-
化
CK ， CK
FB
IN
， FB
IN
CK ， CK
FB
IN
， FB
IN
V
I
= V
DDQ
或GND
V
I
= V
DDQ
或GND
CK和CK = L
CK和CK = 270MHz ，
所有输出都打开（不
连接到印刷电路板）
V
I
= V
DDQ
或GND
V
I
= V
DDQ
或GND
V
I
= V
DDQ
或GND
V
I
= V
DDQ
或GND
1.8V
1.9V
AV
DD
,
V
DDQ
1.7V
1.7
1.9V
1.7
V
DDQ
-0.2
1.1
100
0.6
±250
±10
500
300
2
2
3
3
0.25
0.25
pF
mA
A
A
V
分钟。
典型值。
马克斯。
1.2
V
单位
CI
CI （ Δ ）
注意事项：
6.我总
DD
= I
DDQ +
I
添加
= F
CK
*C
PD
*V
DDQ
，求解C
PD
= (I
DDQ
+ I
添加
)/(F
CK
*V
DDQ
） ，其中F
CK
是输入频率，V
DDQ
为
电源和C
PD
为功率耗散电容。
5
PS8689B
08/05/04
QQ：2881677436 复制
