【21098765432121098765432109876543210987654321210987】,IC型号PI6C41202,PI6C41202 PDF资料,PI6C41202经销商,ic,电子元器件-51电子网

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C41202

PI6C41204

PI6C41204A

LVCMOS至LVPECL驱动器

特点

多达四个LVPECL输出

选择CLK0或CLK1输入

LVCMOS或LVTTL输入电平

30PS最大输出偏移

150PS的最大部分，以部分偏移

1.9ns的最大传播延迟

266 MHz的输出频率

包装（无铅&绿色可用）：

-14引脚TSSOP

- 20引脚TSSOP

描述

PI6C4120x是一个高性能的LVCMOS或LVTTL到LVPECL

时钟缓冲器。该PI6C41204是4输出版本2选择 -

能输入，引脚ICS8535-01兼容。 PI6C41204A是

增强版本具有额外电源和接地引脚，以尽量减少

噪声和抖动。该PI6C41202相似，不同的PI6C41204

它有两个输出端。

框图PI6C41204 / A

CLK_EN

CLK0

CLK1

nQ0

CLK_SEL

nQ1

nQ2

nQ3

引脚配置PI6C41204 / A

VEE

CLK_EN

CK_SEL

CLK0

NC / V型

CLK1

NC / V型

NC / VCC

VCC

20-Pin

nQ0

VCC

nQ1

nQ2

VCC

nQ3

框图PI6C41202

CLK_EN

CLK0

CLK1

nQ0

nQ1

CLK_SEL

引脚配置PI6C41202

VEE

CLK_EN

CK_SEL

CLK0

VEE

CLK1

VCC

14-Pin

VCC

nQ0

nQ1

VCC

PS8626D

05/11/05

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

2109876543212109876543210987654321098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C4120x

LVCMOS至LVPECL驱动器

表1a 。引脚说明的PI6C41204

umbe

为N的我

VEE

LK _EN

P 2 O WER

INP UT

TYPE

格罗UND 。

P ULLUP

电子旗下criptio

S ynchro日进CLO CK ENAB乐。当HIGH ， CLO CK UTP UTS FO LLO瓦特

克罗CK INP UT 。当LO W， Q是LO W， NQ是很高的。 LVC MO S 0

LVTTL INP UT水平。

C罗CK选择INP UT ： LO W = LK 0 ， HIGH = C LK 1 LVC MO S

LVTTL INP UT水平。

LVC MO S 0 LVTTL CLO CK INP UT 。

LVC MO S 0 LVTTL INP UT水平。

N}÷ C 0 nnect

3 。 3 V SUP P LY

LVP EC 1。· UTP UT P的空气。

5, 7, 8, 9

10, 13, 18

11, 12

14, 15

16, 17

19, 20

LK _S EL

LK 0

LK 1

VCC

NQ 3 ， Q 3

NQ 2 ， Q 2

NQ 1 Q 1

NQ 0 ，Q 0

INP UT

未使用

P 2 O WER

UTP UT

P ulld WN

表1b 。引脚说明的PI6C41204A

umbe

1, 5, 7, 8

为N的我

VEE

LK _EN

P 2 O WER

INP UT

TYPE

格罗UND 。

P ULLUP

电子旗下criptio

S ynchro日进CLO CK ENAB乐。当HIGH ， CLO CK UTP UTS FO LLO瓦特

克罗CK INP UT 。当LO W， Q是LO W， NQ是很高的。 LVC MO S 0

LVTTL INP UT水平。

C罗CK选择INP UT ： LO W = LK 0 ， HIGH = C LK 1 LVC MO S

LVTTL INP UT水平

LVC MO S 0 LVTTL CLO CK INP UT 。

LVC MO S 0 LVTTL INP UT水平。

3 。 3 V SUP P LY

LVP EC 1。· UTP UT P的空气。

9, 10, 13,

11, 12

14, 15

16, 17

19, 20

LK _S EL

LK 0

LK 1

VCC

NQ 3 ， Q 3

NQ 2 ， Q 2

NQ 1 Q 1

NQ 0 ，Q 0

INP UT

P 2 O WER

UTP UT

P ulld WN

PS8626D

05/11/05

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

2109876543212109876543210987654321098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C4120x

LVCMOS至LVPECL驱动器

表1c 。引脚说明的PI6C41202

NUMBE

1, 5

名字

VEE

动力

TYPE

地面上。

同步时钟使能。高电平时，时钟输出时钟跟随

输入。低电平时， Q为低， NQ是很高的。 LVCMOS或LVTTL

输入电平。

时钟选择输入： LOW = CLK0 ， HIGH = CLK1 LVCMOS或

LVTTL输入电平。

LVCMOS或LVTTL时钟输入。

LVCMOS或LVTTL输入电平。

3.3V电源

LVPECL输出对。

德s cription

CLK_EN

输入

上拉

7, 8, 14

9, 10

12, 13

CLK_SEL

CLK0

CLK1

VCC

NQ1 ， Q1

nQ0 ， Q0

输入

动力

产量

下拉

表2.引脚特性

S y时MBO升

霸岭我忒

LK 0 ，

LK 1

INP UT AP acitance

LK EN _

LK _ S EL

P ULLUP

P ULLDO WN

INP UT P ullup Resisto

INP UT P ulld WN

resisto

2.7

特S T合作nditio NS

M英寸

TY页。

3.2

M AX 。

单位

PS8626D

05/11/05

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

2109876543212109876543210987654321098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C4120x

LVCMOS至LVPECL驱动器

表3A 。控制输入功能表

输入

CLK_EN

CLK_SEL

种下CTE D信号源

CLK0

CLK1

CLK0

CLK1

Q0通Q3 *

残疾人;低

启用

输出

nQ0通nQ3 *

残疾人; HIGH

启用

CLK_EN开关后，时钟输出禁用或启用以下

为如图1所示的上升沿和下降沿的输入时钟边沿。在主动模式下，状态

输出的是如表3b中描述的CLK0和CLK1输入的函数。

残

CLK0 ， CLK1

CLK_EN

启用

nQ0 - nQ3 *

Q0 - Q3*

图1. CLK_EN时序图

表3B 。时钟输入功能表

输入

CLK0或CLK1

Q0通Q3 *

低

高

输出

nQ0通nQ3 *

高

低

注意：

* PI6C41204和PI6C41204A有四个差分输出。 Q0穿过nQ3 Q3和nQ0 。

PI6C41202具有两个差分输出。 Q0穿过NQ1 Q1和nQ0 。

PS8626D

05/11/05

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

2109876543212109876543210987654321098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C4120x

LVCMOS至LVPECL驱动器

最大额定值

（以上其中有用寿命可能受到损害。对于用户指南，未测试）

存储温度................................................ ................... ？ 65 ° C至+ 150°C

环境温度与功耗的应用................................. ？ 40 ° C至+ 85°C

电源电压，V

CC ..................................................................................................

+4.6V

输入/输出电压.............................................. ............. -0.5V到V

+ 0.5V

注意：

应力大于在最大上市

额定值可能会造成永久性损坏

装置。这是一个额定值只和功能

该器件在这些或任何其他条件操作

以上这些在这个业务部门所标明

特定网络阳离子是不是暗示。暴露在绝对

最大额定值条件下工作会

影响可靠性。

表4a 。工作条件（商业）

符号

帕拉梅德

电源电压

电源电流

环境温度

M英寸

3.135

典型值。

3.3

M AX 。

3.465

单位

°C

表4b 。 LVCMOS / LVTTL直流特性，（V

= 3.3V ±5％，T

= 0 ° C至+ 70 ° C）

符号

帕拉梅德

CLK0,CLK1

输入高电压

CLK_EN

CLK_SEL

CLK0 ， CLK1

输入低电压

CLK_EN

CLK_SEL

CLK0,CLK1

CLK_SEL

CLK_EN

CLK0 ， CLK1

CLK_SEL

CLK_EN

= V

= 3.465V

= V

= 3.465V

=0V, V

= 3.465V

=0V, V

= 3.465V

—5

— 150

特S T条件

M英寸

— 0.3

典型值。

M AX 。

3.765

0.8

150

μA

单位

输入高电流

输入低电平电流

PS8626D

05/11/05