GNDO

VCCO

Qb2

Qb3

GNDO

GNDO

Qc0

Qc1

VCCO

24 23 22 21 20 19 18 17

16

25

15

26

27

28

29

30

31

32 1

2 3 4

5

6 7 8

14

GNDO

VCCO

VCCO

Qb1

Qb0

Qa4

Qa3

VCO_SEL

fselc

fselb

fsela

MR / OE

REFCLK

GNDI

FBIN

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

1

2109876543212109876543210987654321098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C2952

低电压PLL时钟驱动器

特点

?? ± 100ps的周期到周期抖动

完全集成的PLL

??输出频率高达180MHz的

??高阻抗输出禁用

??兼容的PowerPC ，Intel和高性能

RISC微处理器

??可配置的输出频率

?? 32引脚LQFP封装（ FB ）

描述

该PI6C2952是3.3V兼容，基于PLL的时钟驱动器

针对高性能时钟应用程序。该设备为特色的

Tures的一个，无需外部元件完全集成的PLL

所需。随着输出频率高达180MHz的和11的低

歪斜输出， PI6C2952非常适合用于高性能

设计。该器件采用全差分PLL设计

优化的抖动和噪声抑制性能。

该PI6C2952功能可单独配置的三家银行

输出。这些银行包括5个输出， 4个输出和2个输出。该

内部除法电路允许用于1输出频率比：1,2 ：1，

3： 1和3 ：2：1 。输出频率的关系是由控制

FSEL频率控制引脚。该FSEL销等方面的投入都

LVCMOS / LVTTL兼容的输入。

该PI6C2952使用外部反馈到PLL。此功能

允许该装置被用来作为一个??零延迟θ缓冲区。任何的

11输出可以用作反馈到PLL 。为了优化PLL

稳定性和抖动性能，在VCO_Sel引脚允许

选择两个VCO范围。对于板级测试中， MR / OE引脚

允许用户以强制输出为高阻抗。对于系统

调试时， PI6C2952 ？的PLL可以绕过。当被迫逻辑

高电平时， PL_LEN输入路线上的参考时钟输入信号

周围的PLL直接将内部分隔。因为信号

通过分频器路由，可能需要的几个转变

参考时钟，以影响在输出端的转换。此功能允许

设计师以单步设计用于调试目的。

该PI6C2952 ？的输出LVCMOS这些优化设计

到驱动端接传输线。对于使用串联应用

端接传输线，每PI6C2952输出可驱动两个

线。这种能力提供了22的有效的扇出，多

够钟对于大多数时钟树设计。

引脚配置

VCCO

Qa2

Qa1

GNDO

Qa0

VCCI

VCCA

PLL_EN

32-Pin

FB

13

12

11

10

9

1

PS8542A

01/30-06

200-480MHz

V

V

V

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C2952

低电压PLL时钟驱动器

框图

PLL_EN

REFCLK

相

探测器

FBIN

LPF

Qa3

VCO_Sel （智力下拉）

fsela （智力下拉）

Qa4

Qb0

Qb1

Qb2

Qb3

÷2/÷4

fselc

MR / OE

（智力下拉）

（智力下拉）

Qc0

Qc1

VCO

÷2

÷4/÷6

（智力下拉）

Qa0

Qa1

Qa2

÷4/÷2

fselb （智力下拉）

"-1"有÷ 2 / 8 ÷

"-2"有÷ 4 / 8 ÷

功能表

FS ê拉

0

1

QAN

÷4

÷6

FS ê磅

0

1

QBN

÷4

÷2

FS ê LC

0

1

QCN

÷2

÷4

引脚名称

VCCA

VCCO

VCCI

GNDI

GNDO

德s cription

PLL电源

输出缓冲器电源

内部核心逻辑电源

内部地面

输出缓冲地

控制引脚

VCO_SEL

MR / OE

PLL_EN

逻辑'O'

FVCO

OUTPUT ENABLE

启用PLL

逻辑“1”

fVCO/2

高Z

禁止PLL

2

PS8542A

01/30-06

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C2952

低电压PLL时钟驱动器

绝对最大额定值*

符号

V

CC

V

I

I

IN

T

STOR

电源电压

输入电压

输入电流

存储温度范围

–40

帕拉梅印机

M英寸

–0 . 3

–0.3

M A X 。

4.6

V

V

DD

+ 0.3

± 20

125

mA

°C

单位

*绝对最大额定值连续超出其可能会损坏设备的价值。暴露于这些条件

或超出指定的条件可能器件的可靠性产生不利影响。下的功能操作绝对最大额定值

条件是不是暗示。

直流特性（T

A

= 0℃至70℃ ，V

CC

= 3.3V± 5%)

符号

V

IH

V

IL

V

OH

V

OL

I

IN

C

IN

C

PD

I

CC

I

CCA

国际刑事法院总静态电流

I

OH

= 20mA下（注1 ）。

I

OL

= 20mA下（注1 ）。

注2 。

条件

Characte RIS抽动

输入高电压

输入低电压

输出高电压

输出低电压

输入电流

输入电容

功率耗散电容

最大静态电源电流

PLL电源电流

15

2.7

25

160

mA

20

2.4

0.5

±120

4.0

pF

μΑ

M英寸

2.0

典型值

M A X 。

3.6

0.8

V

单位

注意事项：

1. PI6C2952输出可以驱动串联或并联端接50欧姆（或50欧姆到V

CC

对这一事件/ 2 ）输电线路

边缘（见应用信息部分） 。

2.输入上拉??了， ??拔下来，影响输入电流的电阻。

PLL输入参考特性（T

A

= 0 ° C至70° C）

符号

t

r

, t

f

f

REF

f

refDC

帕拉梅印机

TCLK输入上升/瀑布

参考输入频率

参考输入占空比

注3

25

M英寸

M A X 。

3.0

注3

75

单位

ns

兆赫

%

条件

3.最大和最小输入值是由V的限制

CO

锁定范围和反馈分频器。

3

PS8542A

01/30-06

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C2952

低电压PLL时钟驱动器

AC特性（T

A

= 0℃至70℃ ，V

CC

= 3.3V± 5%)

符号

t

r

, t

f

I

PW

Characte RIS抽动

输出上升/下降时间（注4 ）

输出脉冲宽度（注4 ）

输出 - 至输出偏斜排除QA0 （注4 ）

所有输出

所有输出

PLL VCO锁定范围反馈= VCO / 4

反馈= VCO / 6

反馈= VCO / 8

反馈= VCO / 12

最大输出频率

QC， QB （ ÷ 2 ）

QA， QB ，QC （ ÷ 4 ）

QA（ ÷ 6 ）

REFCLK到FB

IN

延迟

同样的频率

同样的频率

不同频率

VCO_SEL = 0

VCO_SEL = 0

VCO_SEL = 1

VCO_SEL = 1

200

200

200

200

180

120

80

–2 0 0

2

2

±100

注5 。

10

待定

0

200

8

ns

10

ps

ms

ps

ps

条件

0.8 2.0V

M英寸

0.10

t

周期

/2

–750

t

周期

/2

± 500

典型值。

M AX 。

1. 0

t

周期

/2

+750

350

450

550

480

480

480

480

兆赫

f

最大

（注4 ）

ps

单位

ns

t

OS

f

VCO

t

pd

注4和5 。

50欧姆到V

CC

/2

50欧姆到V

CC

/2

t

PLZ

, t

PHZ

输出禁止时间

t

PZL

, t

PZH

输出使能时间

tjitter

t

LOCK

t

JP

循环??要??周期抖动（峰??到??峰）

最大PLL锁定时间

长期周期抖动

4. 50欧姆到V

CC

/2.

5. t

pd

被指定为50 MHz的输入参考时，窗口会缩小/从更短/长输入下限比例增加

参考期。经t

pd

不包括抖动。

应用信息

行车线路

该PI6C2952时钟驱动器被设计用于驱动高速

在端接的传输线的环境信号。提供

最佳的灵活性给用户，所述输出驱动器是

设计成显示尽可能低的阻抗。与输出

小于10欧姆的阻抗，该驱动器可驱动任

并联或串联端接的传输线。

PI6C2952

产量

卜FF器

R

S

= 43欧姆

O

= 50欧姆

IN

7欧姆

OUTA

PI6C2952

产量

卜FF器

IN

7欧姆

R

S

= 43欧姆

Z

O

= 50欧姆

OutB0

R

S

= 43欧姆

O

= 50欧姆

OutB1

图3.单与双线路

4

PS8542A

01/30-06

电压（V）的

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321

PI6C2952

低电压PLL时钟驱动器

在大多数高性能时钟网络点??到??点分布

的信号和灰是选择的方法。在一个点??到??点计划

无论是串联端接或并联端接传输线即可

被使用。并行技术在年底终止信号

与以V一50欧姆的电阻线

CC

/ 2 。这种技术绘制

直流电流的相当高的水平，因此只有一个单一的终止线

可以通过的PI6C2952时钟驱动器的每个输出进行驱动。对于

系列终止的情况下却没有直流电流消耗，因此，

输出可以驱动多个系列的终结线。图3示出

输出驱动单串终止行VS两大系列

终止线平行。如果采取极端的扇出

该PI6C2952时钟驱动器，由于其性能提高了一倍

驱动多个行。

的波形图。图4中示出的仿真结果

输出驱动VS两行一行。在两种情况下，驱动

该PI6C2952输出缓冲器的能力是绰绰有余的

驾车在事发边缘50欧姆传输线。注意从

在只有43ps的增量存在的模拟延时测量

两个不同的加载输出之间。这表明

双重线驱动不需要专门用来维持紧

输出??要??的PI6C2952的输出歪斜。在输出波形

图4示出的波形的步骤，该步骤是由所述

阻抗失配见过寻找到驱动程序。并行

在43ohm串联电阻与输出阻抗的组合

不匹配线路阻抗的并联组合。该

电压波推出下来两条线将等于：

VL = VS （咗/ RS + RO +莫宁） = 3.0 （ 25 / 53.5 ） = 1.40V

在负载端的电压将增加一倍，由于接近统一

反射系数，以2.8V。然后，它会增加对

在由一个往返延迟分离步骤静态3.0V （在此

案例4.0ns ） 。

行程延迟（在这个例子中： 4.0ns ）

3.0

由于这个步骤是很好的阈区上方也不会引起任何

假时钟触发，但是设计师可能会不舒服

不必要的反射就行了。为了更好地匹配阻抗

驱动多条线时，在图5中的情况，应使用。

在这种情况下，串联终端电阻减小，使得

当并联组合被添加到输出缓冲器阻抗

粉刺的线阻抗是完全匹配。

PI6C2952

产量

卜FF器

7ohms

RS = 36欧姆

RS = 36欧姆

ZO = 50欧姆

ZO = 50欧姆

7欧姆+ 36 ohms 36欧姆= 50欧姆

50欧姆

25欧姆= 25 ohms

图5.优化的双线路终端

SPICE级输出缓存模型为工程师提供了谁

要模拟其特定的互连方案。另外四

特征是在生成支持的过程

其他的板级仿真的一般使用。

电源滤波

该PI6C2952是一个模拟/数字混合产品，因此它表现出

有的灵敏度这也并不一定被视为在完全

数码产品。模拟电路是自然易受随机

噪声，特别是如果这种噪声被认为是在电源引脚。该

PI6C2952提供独立电源的输出缓冲器

(V

CCO

）和内部PLL （Ⅴ

CCA

）该装置。这样做的目的

设计技术是尝试隔离高开关噪声数字

从相对敏感的内部模拟输出相位锁定？

循环。在受控制的环境中，如评估板这

隔离的电平是足够的。但是，在数字系统中的环境

精神疾病，其中它更难以以尽量减少对电源噪声

可能需要隔离的第二电平。的最简单的形式

隔离是在V的电源滤波器

CCA

引脚的PI6C2952 。

3.3V

2.5

OUTA

TD = 3.8956

OUTB

TD = 3.9386

2.0

In

1.5

R

S

= 5-15欧姆

1.0

VCCA

0.5

PI6C2952

0.01F

22F

0

VCC

2

4

6

8

时间（纳秒）

10

12

14

0.01F

图4.单与双波形

图6.电源滤波器

5

PS8542A

01/30-06