PI6C2502
2
卜FF器
PI6C2502
参考
时钟
信号
V
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
10987621098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
54321
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
锁相环时钟驱动器
产品特点
高性能锁相环路时钟分配
对于网络，
同步DRAM模块，服务器/工作站/
PC应用
允许时钟输入有扩频
调制降低EMI
零输入至输出延迟
低抖动：周期到周期抖动± 100ps的最大。
片上串联阻尼电阻器的时钟输出驱动器
低噪音和降低EMI
工作电压为3.3V V
CC
高达80 MHz的时钟频率范围较宽的
包装：塑料8引脚SOIC封装（ W）
产品说明
该PI6C2502具有低偏移，低抖动锁相环
（PLL）的时钟驱动器。通过连接在反馈Fb_out分别输出
到反馈FB_IN输入，从传播延迟
CLK_IN输入到任何时钟输出将接近零。
应用
如果一个系统设计人员需要超过16个输出的功能
刚刚描述的，使用两个或多个零延迟缓冲器，如
PI6C2509Q和PI6C2510Q ，很可能是不切实际的。该
设备到设备歪斜引入可显著降低
性能。百利建议使用一个零延迟缓冲器的
和18输出的非零延迟缓冲器。如图
1 ，这样的组合产生一个零延迟缓冲器与所有的信号
原来的零延迟缓冲器的特点，但具有尽可能多的
输出为非零延迟缓冲器的一部分。例如，当
加上一个18输出的非零延迟缓冲器，一个系统
设计人员可以创建一个十七输出零延迟缓冲器。
逻辑框图
产品引脚CON组fi guration
CLK_IN
FB_IN
AV
CC
PLL
CLK_OUT
Fb_out分别
AGND
Fb_out分别
1
2
3
4
CLK_OUT
V
CC
8-Pin
W
8
7
6
5
CLK_IN
AV
CC
GND
FB_IN
反馈
零延迟
CLK_OUT
18输出
非零
延迟
卜FF器
17
图1.这种组合提供零延迟的
参考时钟信号和17个输出
1
PS8382B
03/20/02
PI6C2502
锁相环时钟驱动器
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
引脚功能
引脚名称
CLK_IN
FB_IN
Fb_out分别
CLK _O UT
AV
C C
AGND
V
C C
GND
针Numbe
8
5
2
3
7
1
4
6
TYPE
I
I
O
O
动力
地
动力
地
德s cription
参考时钟输入。 CLK_IN允许扩频时钟输入。
反馈输入。 FB_IN提供反馈信号到内部PLL 。
反馈输出Fb_out分别专用于外部反馈。
Fb_out分别具有嵌入的串联衰减相同的值的电阻器
作为时钟输出CLK_OUT 。
时钟输出。这些输出提供低CLK_IN歪斜副本。
每路输出都有一个嵌入式串联阻尼电阻。
模拟电源。 AV
C C
也可以使用以绕过锁相环
测试目的。当AV
C C
绑在地上， PLL被旁路
和CLK_IN直接缓冲到设备的输出。
模拟地。 AGND为模拟电路的接地参考。
电源。
地面上。
DC特定网络阳离子
（在工作自由空气的温度范围内绝对最大额定值）
符号
V
I
V
O
I
O_DC
动力
T
英镑
帕拉梅德
输入电压范围
输出电压范围
直流输出电流
在T最大功耗
A
= 55
o
C，静止空气中
储存温度
65
M英寸
0.5
M AX 。
V
CC
+0.5
100
1.0
150
单位
V
mA
W
o
C
注意：
压力超出下??绝对最大额定值？可能对器件造成永久性损坏。
帕拉梅德
I
CC
C
I
C
O
特S T条件
V
I
= V
CC
或GND ;我
O
= 0
(1)
V
I
= V
CC
或GND
V
O
=V
CC
或GND
V
CC
3.6V
3.3V
M英寸
典型值。
M AX 。
10
单位
A
pF
4
6
注意：
1.连续输出电流
2
PS8382B
03/20/02
PI6C2502
锁相环时钟驱动器
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
推荐工作条件
符号
V
C C
V
IH
V
IL
V
I
T
A
电源电压
高电平输入电压
低电平输入电压
输入电压
操作摄像自由空气温度
0
0
帕拉梅德
M英寸
3.0
2.0
0.8
V
C C
70
C
M AX 。
3.6
V
单位
电气特性
符号
I
I
0 1
（在推荐工作的自由空气的温度范围内上拉/下拉电流，V
CC
= 3.0V)
帕拉梅德
上拉电流
下拉电流
条件
V
O u那样牛逼
= 2.4V
V
O u那样牛逼
= 2.0V
V
O u那样牛逼
= 0.8V
V
O u那样牛逼
= 0.55V
M英寸
M AX 。
18
30
单位
25
17
mA
AC规格时序要求
符号
F
CLK
D
CYI
时钟频率
输入时钟的占空比
（在推荐的电源电压范围和经营自由的空气温度）
帕拉梅德
M英寸
25
40
M AX 。
80
60
1
单位
兆赫
%
ms
稳定时间后开机
开关特性
帕拉梅德
无抖动tphase错误
抖动的逐周期用于─
歪斜在100MHz
和66兆赫
占空比
TR ，上升时间， 0.4V至2.0V
TF ，下降沿继续的时候， 2.0V至0.4V
（在推荐的电源电压和工作的自由空气温度，C的范围
L
=30pF)
从（输入）
CLK _IN
↑
在100MHz和66MHz的
在100 MHz和66 MHz的
CLK _O UT或FB_O UT
到（输出）
FB_IN
↑
CLK _O UT
CLK _O UT
或FB_O UT
V
C C
= 3.3V ± 0.3V ， 070 ℃，
M英寸
150
100
典型值。
M AX 。
+150
+100
200
45
55
1.0
1.1
单位
ps
%
ns
CLK _O UT
或FB_O UT
注意：
这些开关参数，通过设计保证。
3
PS8382B
03/20/02
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
PI6C2502
锁相环时钟驱动器
布局和原理图指南
介绍
因为今天?? s的高速设计要求，电路板设计师
必须有关于传输线的丰富知识
效果，EMI和串扰。他们还需要了解主板
材料，信号和电源堆叠，连接器，电缆，过孔，并
追查尺寸。百利通半导体公司提供
广泛的产品线的高速时钟产品为台式机，笔记本电脑，
机顶盒，信息设备，服务器和工作站。对
使高速芯片正常工作，设计人员需要依靠
准确的原理图和布局指南。
本应用指南重点介绍了Pericom ？的PI6C2502零延迟
时钟缓冲器，呈现原理图和布局指导方针
芯片。还列出了一些去耦指导方针是重要的
这个芯片？的各种应用。
去耦电容
每一个印刷电路板需要大旁路电容
平衡电源配线的电感。这些电容
器有一些增加的引线电感的频率变
更高，这就是为什么它是将电容器作为非常重要
尽可能接近的
V
CC
在芯片和接地引脚。
为了减小串联引线电感的影响，应避免以下几点：
1.长走线电容焊盘之间，并通过大于0.01英寸
2.使用比电容表面贴装其他
3.通过孔小于0.035英寸直径的
百利通？的时钟采用高精度，集成的模拟PLL可
由电源和接地引脚来实现。噪声对这些
两个引脚可以显着提高歪斜和输出抖动。
为了减少这些问题，连接4.7μF ，一个220nF的，和一个2.2nF
电容至数字电源引脚。还用一个4.7μF一220nF的，
和一个2.2nF电容在模拟电源引脚。连接其他
侧到模拟接地引脚。
将来自主电源岛10μF电容的电源层
被提供给时钟芯片。
使用高品质，低ESR的陶瓷表面贴装电容。
堆叠
在低转速下，电流遵循最小阻力的路径，但在高
加快现有如下最小电感的路径。最低
电感的返回路径直接位于信号线之下。
应用说明
这个位置最小化outgo-之间所需的总环路
荷兰国际集团和返回路径。这就是为什么它是重要的，分离的
由地平面，如果可能的信号层。此外，还要避免完全
切割接地平面的一部分，以被用于信号？的路径。那
是完全不能接受的，因为它会增加串扰考虑 -
巧妙地，不提供一个干净返回到的那些信号。也可以使用
因为它降低下冲和过更低的阻抗跟踪
拍摄。始终使用FR- 4材料电路板制造。使用4-层
层叠的安排。请确保你有一个信号层是
接着接地层，则电源层，最后是
第二信号层。请参见下面的图1 。
Z = 60欧姆
5密耳
47密耳
5密耳
Z = 60欧姆
主信号
Layer (½ oz. cu.)
预浸料
CORE
地平面
（ 1盎司立方米）。
电源平面
（ 1盎司立方米）。
预浸料
二次信号
Layer (½ oz. cu.)
总板厚度= 62.6
图1 ：四层电路板堆栈式
时钟布线和间距
为了最大限度地减少串扰的时钟信号，用最少的
时钟走线和其他人之间的0.014英寸间距。如果你有
用蛇纹来匹配类似的芯片走线长度，确保
那你至少有0.018英寸间距的蛇。请参阅
图2所示。
0.014"
0.018"
时钟
图2 ：时钟走线间距准则
4
PS8382B
03/20/02
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
PI6C2502
锁相环时钟驱动器
示意图
INPUT_CLOCK
25-150 MHZ
PI6C2502
AGND
Fb_out分别
CLK_IN
1.5H
AVCC
4.7F
.22F
.002F
板
AVCC
CLK_OUT
3.3V
动力
供应
.22F
GND
FB_IN
1.5H
4.7F
.002F
VCC
5-12pF
反馈
电容
去耦电容
系列终端电阻
时钟芯片布局
PI6C2502
AVCC岛PI6C2510
AGND
AVCC
L
CLK_IN
C
C
C
AGND
AGND
AGND
Fb_out分别
R
C
GND
C
C
L
VCC
CLK_OUT
GND
FB_IN
CFB
GND
使用更宽的痕迹接地和电源
（ 0.034英寸宽，0.1英寸的间距）
图例：
GND
AGND
VCC
AVCC
R
C
L
CFB
=
=
=
=
=
=
=
=
通过以数字地
通过模拟地
通过至3.3V数字电源
通过至3.3V模拟电源
终端电阻12-32Ω
去耦电容
感应器
反馈电容
5
PS8382B
03/20/02
PI6C2502
2
卜FF器
PI6C2502
参考
时钟
信号
V
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
10987621098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
54321
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
锁相环时钟驱动器
产品特点
高性能锁相环路时钟分配
对于网络，
同步DRAM模块，服务器/工作站/
PC应用
允许时钟输入有扩频
调制降低EMI
零输入至输出延迟
低抖动：周期到周期抖动± 100ps的最大。
片上串联阻尼电阻器的时钟输出驱动器
低噪音和降低EMI
工作电压为3.3V V
CC
高达80 MHz的时钟频率范围较宽的
包装：塑料8引脚SOIC封装（ W）
产品说明
该PI6C2502具有低偏移，低抖动锁相环
（PLL）的时钟驱动器。通过连接在反馈Fb_out分别输出
到反馈FB_IN输入，从传播延迟
CLK_IN输入到任何时钟输出将接近零。
应用
如果一个系统设计人员需要超过16个输出的功能
刚刚描述的，使用两个或多个零延迟缓冲器，如
PI6C2509Q和PI6C2510Q ，很可能是不切实际的。该
设备到设备歪斜引入可显著降低
性能。百利建议使用一个零延迟缓冲器的
和18输出的非零延迟缓冲器。如图
1 ，这样的组合产生一个零延迟缓冲器与所有的信号
原来的零延迟缓冲器的特点，但具有尽可能多的
输出为非零延迟缓冲器的一部分。例如，当
加上一个18输出的非零延迟缓冲器，一个系统
设计人员可以创建一个十七输出零延迟缓冲器。
逻辑框图
产品引脚CON组fi guration
CLK_IN
FB_IN
AV
CC
PLL
CLK_OUT
Fb_out分别
AGND
Fb_out分别
1
2
3
4
CLK_OUT
V
CC
8-Pin
W
8
7
6
5
CLK_IN
AV
CC
GND
FB_IN
反馈
零延迟
CLK_OUT
18输出
非零
延迟
卜FF器
17
图1.这种组合提供零延迟的
参考时钟信号和17个输出
1
PS8382B
03/20/02
PI6C2502
锁相环时钟驱动器
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
引脚功能
引脚名称
CLK_IN
FB_IN
Fb_out分别
CLK _O UT
AV
C C
AGND
V
C C
GND
针Numbe
8
5
2
3
7
1
4
6
TYPE
I
I
O
O
动力
地
动力
地
德s cription
参考时钟输入。 CLK_IN允许扩频时钟输入。
反馈输入。 FB_IN提供反馈信号到内部PLL 。
反馈输出Fb_out分别专用于外部反馈。
Fb_out分别具有嵌入的串联衰减相同的值的电阻器
作为时钟输出CLK_OUT 。
时钟输出。这些输出提供低CLK_IN歪斜副本。
每路输出都有一个嵌入式串联阻尼电阻。
模拟电源。 AV
C C
也可以使用以绕过锁相环
测试目的。当AV
C C
绑在地上， PLL被旁路
和CLK_IN直接缓冲到设备的输出。
模拟地。 AGND为模拟电路的接地参考。
电源。
地面上。
DC特定网络阳离子
（在工作自由空气的温度范围内绝对最大额定值）
符号
V
I
V
O
I
O_DC
动力
T
英镑
帕拉梅德
输入电压范围
输出电压范围
直流输出电流
在T最大功耗
A
= 55
o
C，静止空气中
储存温度
65
M英寸
0.5
M AX 。
V
CC
+0.5
100
1.0
150
单位
V
mA
W
o
C
注意：
压力超出下??绝对最大额定值？可能对器件造成永久性损坏。
帕拉梅德
I
CC
C
I
C
O
特S T条件
V
I
= V
CC
或GND ;我
O
= 0
(1)
V
I
= V
CC
或GND
V
O
=V
CC
或GND
V
CC
3.6V
3.3V
M英寸
典型值。
M AX 。
10
单位
A
pF
4
6
注意：
1.连续输出电流
2
PS8382B
03/20/02
PI6C2502
锁相环时钟驱动器
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
210987651098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
43212
推荐工作条件
符号
V
C C
V
IH
V
IL
V
I
T
A
电源电压
高电平输入电压
低电平输入电压
输入电压
操作摄像自由空气温度
0
0
帕拉梅德
M英寸
3.0
2.0
0.8
V
C C
70
C
M AX 。
3.6
V
单位
电气特性
符号
I
I
0 1
（在推荐工作的自由空气的温度范围内上拉/下拉电流，V
CC
= 3.0V)
帕拉梅德
上拉电流
下拉电流
条件
V
O u那样牛逼
= 2.4V
V
O u那样牛逼
= 2.0V
V
O u那样牛逼
= 0.8V
V
O u那样牛逼
= 0.55V
M英寸
M AX 。
18
30
单位
25
17
mA
AC规格时序要求
符号
F
CLK
D
CYI
时钟频率
输入时钟的占空比
（在推荐的电源电压范围和经营自由的空气温度）
帕拉梅德
M英寸
25
40
M AX 。
80
60
1
单位
兆赫
%
ms
稳定时间后开机
开关特性
帕拉梅德
无抖动tphase错误
抖动的逐周期用于─
歪斜在100MHz
和66兆赫
占空比
TR ，上升时间， 0.4V至2.0V
TF ，下降沿继续的时候， 2.0V至0.4V
（在推荐的电源电压和工作的自由空气温度，C的范围
L
=30pF)
从（输入）
CLK _IN
↑
在100MHz和66MHz的
在100 MHz和66 MHz的
CLK _O UT或FB_O UT
到（输出）
FB_IN
↑
CLK _O UT
CLK _O UT
或FB_O UT
V
C C
= 3.3V ± 0.3V ， 070 ℃，
M英寸
150
100
典型值。
M AX 。
+150
+100
200
45
55
1.0
1.1
单位
ps
%
ns
CLK _O UT
或FB_O UT
注意：
这些开关参数，通过设计保证。
3
PS8382B
03/20/02
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
PI6C2502
锁相环时钟驱动器
布局和原理图指南
介绍
因为今天?? s的高速设计要求，电路板设计师
必须有关于传输线的丰富知识
效果，EMI和串扰。他们还需要了解主板
材料，信号和电源堆叠，连接器，电缆，过孔，并
追查尺寸。百利通半导体公司提供
广泛的产品线的高速时钟产品为台式机，笔记本电脑，
机顶盒，信息设备，服务器和工作站。对
使高速芯片正常工作，设计人员需要依靠
准确的原理图和布局指南。
本应用指南重点介绍了Pericom ？的PI6C2502零延迟
时钟缓冲器，呈现原理图和布局指导方针
芯片。还列出了一些去耦指导方针是重要的
这个芯片？的各种应用。
去耦电容
每一个印刷电路板需要大旁路电容
平衡电源配线的电感。这些电容
器有一些增加的引线电感的频率变
更高，这就是为什么它是将电容器作为非常重要
尽可能接近的
V
CC
在芯片和接地引脚。
为了减小串联引线电感的影响，应避免以下几点：
1.长走线电容焊盘之间，并通过大于0.01英寸
2.使用比电容表面贴装其他
3.通过孔小于0.035英寸直径的
百利通？的时钟采用高精度，集成的模拟PLL可
由电源和接地引脚来实现。噪声对这些
两个引脚可以显着提高歪斜和输出抖动。
为了减少这些问题，连接4.7μF ，一个220nF的，和一个2.2nF
电容至数字电源引脚。还用一个4.7μF一220nF的，
和一个2.2nF电容在模拟电源引脚。连接其他
侧到模拟接地引脚。
将来自主电源岛10μF电容的电源层
被提供给时钟芯片。
使用高品质，低ESR的陶瓷表面贴装电容。
堆叠
在低转速下，电流遵循最小阻力的路径，但在高
加快现有如下最小电感的路径。最低
电感的返回路径直接位于信号线之下。
应用说明
这个位置最小化outgo-之间所需的总环路
荷兰国际集团和返回路径。这就是为什么它是重要的，分离的
由地平面，如果可能的信号层。此外，还要避免完全
切割接地平面的一部分，以被用于信号？的路径。那
是完全不能接受的，因为它会增加串扰考虑 -
巧妙地，不提供一个干净返回到的那些信号。也可以使用
因为它降低下冲和过更低的阻抗跟踪
拍摄。始终使用FR- 4材料电路板制造。使用4-层
层叠的安排。请确保你有一个信号层是
接着接地层，则电源层，最后是
第二信号层。请参见下面的图1 。
Z = 60欧姆
5密耳
47密耳
5密耳
Z = 60欧姆
主信号
Layer (½ oz. cu.)
预浸料
CORE
地平面
（ 1盎司立方米）。
电源平面
（ 1盎司立方米）。
预浸料
二次信号
Layer (½ oz. cu.)
总板厚度= 62.6
图1 ：四层电路板堆栈式
时钟布线和间距
为了最大限度地减少串扰的时钟信号，用最少的
时钟走线和其他人之间的0.014英寸间距。如果你有
用蛇纹来匹配类似的芯片走线长度，确保
那你至少有0.018英寸间距的蛇。请参阅
图2所示。
0.014"
0.018"
时钟
图2 ：时钟走线间距准则
4
PS8382B
03/20/02
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
PI6C2502
锁相环时钟驱动器
示意图
INPUT_CLOCK
25-150 MHZ
PI6C2502
AGND
Fb_out分别
CLK_IN
1.5H
AVCC
4.7F
.22F
.002F
板
AVCC
CLK_OUT
3.3V
动力
供应
.22F
GND
FB_IN
1.5H
4.7F
.002F
VCC
5-12pF
反馈
电容
去耦电容
系列终端电阻
时钟芯片布局
PI6C2502
AVCC岛PI6C2510
AGND
AVCC
L
CLK_IN
C
C
C
AGND
AGND
AGND
Fb_out分别
R
C
GND
C
C
L
VCC
CLK_OUT
GND
FB_IN
CFB
GND
使用更宽的痕迹接地和电源
（ 0.034英寸宽，0.1英寸的间距）
图例：
GND
AGND
VCC
AVCC
R
C
L
CFB
=
=
=
=
=
=
=
=
通过以数字地
通过模拟地
通过至3.3V数字电源
通过至3.3V模拟电源
终端电阻12-32Ω
去耦电容
感应器
反馈电容
5
PS8382B
03/20/02
QQ：2881677436 复制
