PLL配置为ACS8530

先进的通信

初步

应用说明

AN-SETS-7

锁相环配置为

Semtech公司ACS8530 SONET和SDH SETS设备

概观

本应用笔记描述了一些实例

的方法，使ACS8530锁相环（PLL），可以是

配置用于不同的频率和输出抖动选项。

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目录

章节列表

页面

1引言。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.3

2一般。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.3

2.1 T0 DPLL结构和功能。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.5

2.2 T4 DPLL结构和功能。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.6

2.3的默认配置为独立的T4和T0路径。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.9

2.4替代配置独立T0和T4路径。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.10

低抖动E3 / DS3和OC -N时钟发生器2.5配置有没有独立的T4

路径。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.11

2.6配置的低抖动E3 / DS3和E1 / DS1有没有独立的T4路。 。 。 。 。 。 。 。 。 0.12

2.7 T4 PLL配置为测量输入之间的相对相位误差。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.13

T4 PFD 2.7.1实例用于相位测量。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.15

2.8 T4低频输出。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.15

附录1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 16

图列表

图1 ACS8530锁相环结构。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.3

图2基本T0配置OC -N和NX E1 / DS1输出（高，低抖动） 。 。 。 。 。 。 。 。 。 。 。 。 0.6

图3基本T4配置独立BITS / SSU输出。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.7

图4 T4配置的低抖动独立BITS / SSU和OC -N时钟输出。 。 。 。 。 。 。 。 。 。 。 0.8

在T0和T4的PLL的同步时钟输出图5的默认配置.. 。 。 。 。 。 。 。 。 。 。 。 。 0.9

图6的替代配置独立的T0和T4输出。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.10

图7配置的低抖动E3 / DS3和OC -N时钟产生，没有独立的T4

路径。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.11

图8配置低抖动E3 / DS3和E1 / DS1 ，没有独立的T4路。 。 。 。 。 。 。 。 。 。 0.12

图9中的T4 PFD的配置来执行相位偏移测量选定T0的输入和一间

待机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.14

表格清单

表1

表2

表3

使用T4 PFD相位测量的例子。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.15

T0 DPLL频率配置。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.18

T4 DPLL频率配置。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.18

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介绍

本应用笔记介绍了方法的一些例子，其中ACS8530锁相环

（PLL）可以被配置为不同的频率，并输出抖动选项。该ACS8530有两个

独立的PLL "paths"在同一芯片上， 1表示为T0的路径，而另一个T4的路径。在T0

路径是一个数字锁相环（ DPLL）和一个模拟PLL（ APLL ）的组合。 T4的路径也是一个组合

一个数字锁相环和APLL ，但DPLL的可被配置成从所述APLL独立地发挥作用。在T0

路径是旨在提供必要的功能节点定时的高品质，高配置的路径

在一个SONET / SDH网络同步。 T4的路径是一个更简单和更少的配置路径

旨在为内部设备的同步完全独立的路径。该器件支持

使用任一个或两个的路径，要么锁在一起或独立的。的基本PLL架构

ACS8530示于图1 。

2

一般

一个DPLL提供性能稳定，一致的水平，可以很容易地编程为不同

动态行为或操作范围。数字合成用于产生所需的所有SONET / SDH的

输出频率。数字逻辑工作于204.8兆赫即从外部12.8倍增

MHz振荡器模块。因此，从该数字锁相环的输出信号的最好分辨率为1 204.8兆赫

周期或4.9纳秒。附加的分辨率和较低的最终输出抖动是由一个去抖动APLL条件是

降低从数字的4.9 ns的峰峰值抖动降到350 ps的峰峰值和50-60的ps RMS的典型决赛

输出端测得的宽带（从10 Hz至1 GHz ） 。这种结构相结合的优点

灵活性和与APLL的低抖动一个DPLL的可重复性。

图1

T4

参考

输入

ACS8530锁相环结构

T4_DPLL_Frequency

T4_APLL_for_T0

Lock_T4_to_T0

Sts_Current_Phase

控制

0

PFD和

环路滤波器

1

T0_DPLL_Freq

0

锁定

频率

前锋

DFS

0

T4_Dig_Feedback

1

1

T4

产量

APLL

T4

产量

分频器

TO1到TO7

反馈

DFS

1

T4_Op_From_TO

0

0

T4 DPLL

TO8 / TO9

8千赫

T0_DPLL_Frequency

控制

0

1

77M

产量

DFS

相

OFFSET

1

Sts_Current_Phase

T0

参考

输入

0

LF

产量

DFS

1

T0

产量

APLL

T0

产量

分频器

TO1到TO7

PBO

TO1到TO7

TO10/TO11

T0

反馈

APLL

PFD和

环路滤波器

77M

前锋

DFS

1

T0_DPLL_Frequency

控制

锁定

频率

反馈

DFS

0

T0 DPLL

类似物

F8530D_017BLOCKDIA_04

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在ACS8530中的DPLL是非常独特的可编程带宽PLL的所有参数（从

0.5兆赫至70赫兹） ，阻尼因子（ 1.2 20 ），频率的接受和输出范围（从0

至80ppm ，一般9.2 PPM ） ，输入频率（ 12常见的SONET / SDH频点），并输入用于─

输出的相位偏移（在6 ps的台阶，以200纳秒） 。

没有要求理解环路滤波器方程或详细增益参数，因为所有的

高层次的因素，例如总的带宽可以直接通过在微处理器的寄存器中设置

界面。

默认情况下， T0 DPLL路径始终产生一个输出的77.76 MHz的喂APLL ，无论

在输出引脚中选择的频率。 T4的路径可以在多个频率下工作。这

是使额外的输出频率，从而不能容易地与77.76兆赫的产生。

当T4路径选择锁定到T0道路， T4 DPLL锁定从T0 DPLL的8千赫。

这是因为所有的T4路径的操作频率可以被划分为8 kHz和这个意愿

确保这两个路径中的所有频率的同步。这两个DPLL的输出

连接到乘法和过滤APLLs 。这些APLLs的输出被分割使得一些

同时可供选择的频率在输出时钟端口。各种组合

DPLL的， APLL和分频器配置允许生成一套完整的频率，如

在ACS8530数据表中列出。当T0的PLL被锁定到同步较低的输出频率

高频基准输入，附加的输入被提供。该SYNC2K引脚（引脚45 ）用于

重置生成2 kHz和8 kHz的输出，使得输出2/8 kHz的时钟分频器

与输入2kHz的精确对准。

本T4 DPLL在结构上的T0 DPLL相似，但由于T4仅提供时钟合成

并输入到输出的频率转换功能，与抖动衰减没有定义要求或

输入相位跳变的吸收，然后它的带宽是有限的高端和T4的不

将任何的T0 DPLL的相位构建和调整设施。

在T0和T4 PLL路径支持以下共同特征：

根据输入的重点和质量水平的自动信号源选择。

不同质量等级（活性报警阈值）为每个输入。

可变带宽，锁定范围和阻尼系数。

直接锁相环锁定到共同的SONET / SDH的输入频率或8 kHz的任何倍数。

自由运行，锁定和保持状态之间自动模式切换。

输入失败和进入保持模式（快速检测保存在去年良好的频率

值）。

通过直接数字合成的输入和输出速率之间的频率转换。

多周期相位检测和锁定，可编程高达+/- 8192的用户界面，以提高抖动

宽容直接锁定模式。

多的N× E1 / DS1输出支持。

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2.1

T0 DPLL结构及特点

在T0 DPLL的主要特点是：

可编程DPLL带宽在18步，从0.5兆赫到70赫兹。

可编程的阻尼系数可选更快的锁定和峰值控制。因子= 1.2 ， 2.5 ，5，

10或20 。

多相位锁定探测器。

源开关相位构建（无中断源切换， ±2.5纳秒） 。

输入到输出的相位偏移调节（主/从） ， +/- 200纳秒的范围， 6马力分辨率步长。

相位构建出相位偏移调整（源开关） ， +/- 3 ns之间， 5马力的分辨率步长。

检测的锁定源的电流相位跳变的：可编程限位1 - 3.5我们100

女士。

在检测到的输入相位跳变可选自动相位构建事件。

故障保持频率的平均时间的选择平均，第三阶的抗混叠滤波器，读出

过滤值。

低抖动MFrSync （ 2 kHz）的FrSync （ 8 kHz）的输出。

可逆的和不可逆的方式。

在T0 DPLL的控制则通过软件或内部状态机控制。基本

配置为T0的PLL被示于图2中的TO PLL总是产生77.76兆赫无论

任一给定频率（频率在该装置的输入引脚）或锁定频率的

（频率在数字锁相环相位与频率的检测器PFD的输入端） 。输入参考要么是

直接传递到PFD或通过预分频器（未示出） ，以产生所述参考输入。反馈

77.76兆赫要么划分或合成，以产生所述锁定频率。数字频率

合成（DFS）是用于产生使用更高频率的系统的输出频率的技术

时钟。然而，输出时钟的边缘是不理想地放置的时候，由于输出的所有边缘

时钟将被对准到204.8 MHz系统时钟的有效边沿。这将意味着，所生成的

时钟本身具有的抖动它等效于204.8兆赫的系统时钟的一个周期。

T0的77.76 MHz的前进DFS块使用DFS时钟为204.8 MHz的系统时钟合成

在77.76兆赫，因此，具有固有4.9纳秒的峰峰值抖动。有一个选项使用APLL ，

T0的反馈APLL ，过滤出此抖动之前的77.76兆赫用于生成所述反馈

频率锁定在T0反馈DFS块。该模拟反馈选项允许更低的抖动（ <1 NS ）

反馈信号，以提供最大的性能。数字反馈选项存在，使得当

输出路径转换到数字反馈两条路径保持同步。 T0的77.76 MHz的

前锋DFS块也处理阶段制作出任何相位偏移编入块

该设备。因此， T0 77.76 MHz的向前DFS和T0 77.76 MHz的输出DFS块被锁定

在频率而是可以在相位偏移。 T0的77.76 MHz的输出DFS模块还采用了204.8兆赫

系统时钟始终产生77.76 MHz的频率输出时钟（固有4.9 ns的抖动） 。这

被馈送到另一个DFS模块和与T0输出APLL 。

低频T0的低频输出的DFS块被用于产生三个频率;他们两个人， Digital1

和Digital2 ，都可以选择，以在输出端TO1 - TO7产生，并且第三频率可以

通过过滤APLLs产生多个E1 / DS1率。的输入时钟T0的低频输出DFS模块是

无论是77.76 MHz的从T0输出APLL （后抖动滤波）或77.76 MHz的直接从T0

77.76 MHz的输出DFS 。利用从APLL的输出时钟将导致较低的抖动输出

从T0低频输出DFS块。然而，当输入到APLL取自T0的低频输出

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