商业/工业
PEEL 22LV10AZ - 25 / I- 35
CMOS可编程电可擦除逻辑器件
特点
低电压，超低功耗工作
- VCC = 2.7 3.6 V
- 电流Icc = 5 μA （典型值） ，在待机状态
- 电流Icc = 1.5 mA（典型值），在1 MHz
- 符合JEDEC LV接口规范（ JESD8 -B ）
- 5V兼容输入和I / O的
CMOS电可擦除技术
- 高级工厂测试
- 可再编程的塑料包装
- 减少改造和开发成本
多功能的应用
- 替换随机逻辑
- 超级组标准的可编程逻辑器件
- 引脚和与JEDEC兼容的22V10
- 适用于电池供电系统
- 取代昂贵的振荡器
架构的灵活性
- 在更多的逻辑架构，增强适应
- 133产品条款X 44的输入与门阵列
- 12个输入和10个I / O引脚
- 12种可能的配置宏
- 异步清零，同步预置
- 独立输出使
- 可编程时钟;引脚1和P-期限
- 可编程时钟极性
- 24引脚DIP / SOIC / TSSOP和28引脚PLCC
- 时钟和数据输入施密特触发器
施密特触发器输入
- 消除外部施密特触发器设备
- 理想的编码器的设计
概述
该PEEL22LV10AZ是可编程电
可擦除逻辑（剥离） SPLD （简单可编程
该工作在电源电压逻辑器件）
2.7V - 3.6V ，并提供了超低，自动范围
"zero"掉电操作。该PEEL22LV10AZ是
逻辑上和功能上类似于ICT的5V
PEEL22CV10A和PEEL22CV10AZ 。该"zero power"
(25
A
马克斯。我
CC
）掉电模式使
PEEL22LV10AZ适用于范围广泛的电池 -
供电的便携式设备应用，从手工
举行
米
to
PCMCIA
调制解调器。
EE-
可重编程提供既方便
产品快速重编程为产品开发
快捷的个性化制造，包括
工程变更单。
图1 - 引脚配置
I / CLK
I
I
I
I
I
I
I
I
I
I
摹ND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
I / CLK
I
I
I
I
I
I
I
I
I
I
摹ND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
该PEEL22LV10AZ和之间的差异
PEEL22CV10A包括加入可编程的
时钟的极性，对长期的时钟，以及施密特触发器输入
缓冲区的所有投入，包括时钟。施密特触发器
输入允许缓慢的信号，例如直接输入
生物医学和正弦波或时钟。喜欢
PEEL22CV10A的PEEL22LV10AZ是引脚和
业界JEDEC兼容的，合乎逻辑的超集
标准
PAL22V10
SPLD
科幻gure
1.
该
PEEL22LV10AZ提供了额外的建筑
特性，使更多的逻辑被纳入
设计。该PEEL22LV10AZ架构允许它
更换二十多个标准的24引脚DIP ， SOIC ，
TSSOP
和
PLCC
包。
图2 - 框图
CLK MUX （可选）
I
I
I
NC
I
I
I
4 3 2 1 28 27 26
5
25
6
24
7
23
8
22
9
21
10
20
11
19
12 13 14 15 16 17 18
I
I
I / CLK
NC
VCC
I / O
I / O
DIP
TSSOP
I / CLK
I
I
I
I
I
I
I
I
I
I
I
SP
AC
PEEL
Tm值
"AND"
ARRAY
OE
万家乐
CEL L
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
133条款
X
44 INP UTS
I / O
I / O
I / O
NC
I / O
I / O
I / O
I
I
摹ND
NC
I
I / O
I / O
I / CLK
I
I
I
I
I
I
I
I
I
I
摹ND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
SP = SYNCHRONO美国的预设
AC = ASYNCHRONO美国CLEAR
E = ENABLE安输出
PLCC
SOIC
1
04-02-037D
PEEL
TM
22LV10AZ
功能说明
该PEEL22LV10AZ实现了一个可编程和/固定或逻辑功能加总的产品表达
逻辑阵列。用户定义的函数由编程输入信号的连接到阵列中创建的。
用户可配置的输出结构中的I / O宏单元的形式进一步提高逻辑的灵活性。
ICT增加了可选的增强功能，以产品附加功能和PEEL22CV10A家庭
添加保险丝以支持他们。请查看下面找到了最好的算法的对比图
算法
保险丝数
支持的功能
PEEL V10A算法
5828
标准的JEDEC 22V10
兼容
4宏选项
PEEL V10A +算法
5873
标准的超集
22V10
12宏单元的选择
3字节的标识字
安全位
PEEL V10A ++算法
5958
标准的超集
22V10 （推荐
新设计）
12宏单元的选择
8字节的签名字
安全位
时钟源选择
时钟极性选择
表1 - 编程算法的比较
体系结构概述
该PEEL22LV10AZ架构中示出了
图2.十二个专用输入的框图
10个I / O提供多达22个输入和10个输出端为
创建的逻辑功能。在该装置的核心是一个
可编程的电可擦除和数组
驱动器固定或阵列。利用这种结构，所述
PEEL22LV10AZ可以实现多达10总和- OF-
产品逻辑表达式。
关联与每个10或函数的是一个I / O的
宏小区可独立地编程为
1的12种不同的配置，包括四个
标准22V10模式。可编程宏
允许每个I / O被用来创建顺序或
的高电平或低电平有效组合逻辑功能
极性，同时提供了三种不同的反馈路径
入与门阵列。
和/或逻辑阵列
可编程和PEEL22LV10AZ阵列
（图3中示出）是由输入线相交形成的
产品条款。在输入线和产品方面是
使用如下：
44输入线：
-
24输入线路进行了真实的补充
施加到12个输入引脚的信号
-
20其他行进行了真实，
反馈或输入补值
从10个I / O信号
133产品条款：
-
120个乘积项（配置在2组，每组8 ，
10 ，12，14 ，和16）被用于形成的总和
产品功能
-
10输出使能条件（每个I / O）
-
1全球同步预定期限
-
1全球异步清零期限
-
1可编程时钟期限
在每个输入行/乘积项相交，还有一个
即判定是否EEPROM的存储单元
有在该交叉点的逻辑连接。每
产品术语本质上是一个44输入端与门。一
连接到两个真和乘积项
输入信号的补码永远是假
因而不会影响OR功能，它驱动。
当上一个乘积项的所有连接都
开了，一个"don't care"状态存在，并且任期
始终为TRUE。
当编程PEEL22LV10AZ ，设备
程序员首先执行批量擦除以删除
以前的格局。擦除周期打开每个逻辑
阵列中的连接。该设备被配置为
执行由编程的用户定义函数
选择连接与阵列中。 （请注意，剥离
器件编程器，自动编程，所有的
对未使用的产品条款连接，因此，他们将
对输出的功能没有任何影响） 。
3
04-02-037D
PEEL
TM
22LV10AZ
可编程I / O宏单元
独特的12 -配置输出宏
提供了完整的控制每个架构
输出。配置每路输出的能力
独立可让您定制的配置
PEEL22LV10AZ到的精确要求的
设计。
宏单元架构
每个I / O宏单元，如图4中所示，由一个
D型触发器和两个信号中选择的多路复用器。该
每个宏单元的结构是由确定的
4位EEPROM控制这些多路复用器。这些
位决定输出极性，输出类型（或注册
非注册）和输入反馈路径（双向
I / O ，组合反馈） 。请参考表1
详细信息。
对于12宏单元的等效电路
构示于图6中。除
模仿四PAL型输出结构
（配置3，图4 ，图9和10） ，该宏小区提供
另外八种配置。当创建一个PEEL
装置的设计，所需的宏小区的配置是
通常在设计文件中明确指定的。当
设计是汇编或编译，宏小区
配置位中的最后几行定义
JEDEC编程文件。
输出类型
从或阵列的信号可以直接馈送到
输出引脚（组合功能）或锁存在D-
型触发器（注册功能）。 D型触发器
锁存器的时钟的上升沿数据和是
受全球预置和清除方面的控制。当
同步预置术语被满足时， Q输出
该寄存器设置为HIGH的下一个上升沿
时钟输入。满足了异步清零套Q
低电平，而不管时钟状态。如果这两个条件是
同时满足，则明确将覆盖
预设。
输出极性
每个宏单元可被配置成实现主动 -
高或低电平有效逻辑。可编程极性
省去了外部的逆变器。
OUTPUT ENABLE
每个I / O宏单元的输出，可以启用或
其相关联的控制下禁止
可编程输出使能乘积项。当
在输出编程逻辑条件使
术语被满足时，输出信号被传播到
I / O引脚。否则，该输出缓冲器被切换到
高阻抗状态。
根据输出的控制使内， I / O引脚
可以作为一个专用的输入功能，专用输出
或双向I / O 。打开的每个连接
输出使能长期将永久使能输出
缓冲液和产生一个专用输出。反之，如果每
连接是否完好，能长期将永远是
逻辑假和I / O将作为一个专门的
输入。
输入/反馈选择
该PEEL22LV10AZ宏还提供了控制
在反馈路径。输入/反馈信号
与每个I / O宏单元相关联，可以得到
从三个不同的位置;从I / O输入端子，
从触发器（注册反馈）的Q输出，
或者直接从或门（组合反馈） 。
双向I / O
输入/反馈信号取自I / O引脚
该引脚用作专用输入或双时
双向I / O 。 （注意，有可能创造一个
用双向I注册输出功能/ O，参考
图4 。
图4 - 在PEEL22LV10AZ框图I / O
MACROCELL
组合反馈
在信号选择多路复用器给宏蜂窝的
能力反馈或门的输出端，绕过
输出缓冲器，而不管输出
函数注册或组合。此功能
允许创建异步锁存器，即使当
输出必须被禁止。 （请参阅配置5 ，
6 ，7和8如图6 ）
挂号反馈
反馈也可采取从寄存器
无论输出函数是否是
编程为组合或注册。当
实现组合输出功能，
注册反馈允许内部锁存
声明不放弃使用外部输出。
4
04-02-037D
PEEL
TM
22LV10AZ
可编程时钟选项
（见表1）
在PEEL22LV10AZ的一大特色是
可编程时钟多路复用器，允许用户
选择true或补任一输入引脚的形式或
乘积项时钟源。
可以工作在3伏和3.3伏系统
该PEEL22LV10AZ被设计成一个V操作
CC
为2.7至3.6伏特范围内的直流这允许在操作
两个3伏10 ％ （电池供电）和3.3伏10 ％
（电源供电）的系统。传播
延时T
PD
为5纳秒，在较低的电压比较慢，但是这是
通常不是在电池供电系统中的一个问题（见
表6 - 交流电气特性） 。
零功耗特性
该CMOS PEEL22LV10AZ功能"Zero ， Power"
待机操作的超低功耗。
随着"Zero - Power"功能，过渡检测
电路监视输入， I / O的（包括CLK）和
反馈。如果这些信号为一个周期不改变
的时间大于约2吨
PD
的，输出
被锁定在其当前状态和设备
自动关机。当下一个信号
被检测的过渡，该设备将"wake up"为
积极运作，直到信号停止切换长时间
足以引发下一次断电。 （注意
t
PD
大约5纳秒。在第一过渡慢
从睡眠模式）。
100
作为"Zero - Power"特征的结果，显著
节省功耗可实现组合或
连续操作时的输入或时钟变化
在一个适度的速度。见图5 。
当PEEL22LV10AZ通电时，内置的
功能拥有三态，直到V输出
CC
到达
2.2V 。这可以防止在上电期间输出转换。
施密特触发器输入
该PEEL22LV10AZ有施密特触发器输入缓冲器
所有输入，包括时钟。施密特触发器输入
允许慢速信号，如生物医药直接输入
和正弦波或时钟。它们也可用于有用
清理噪声信号。这使得
PEEL22LV10AZ便携式尤其是可取的
应用中，环境是难以预料。
设计安全性
该PEEL22LV10AZ提供了一个特殊的EEPROM
安全位，以防止未经授权的读取或
设计的复制编程到设备中。该
安全位被通过PLD编程设定，无论是在
编程周期，或作为一个独立的结论，
步，该设备已被编程后一旦
安全位被设置，不可能验证（读取）或
编程的PEEL ，直到整个设备已先行
擦除与批量擦除功能。
签名字
签名字特性允许一个64位的代码是
编入PEEL22LV10AZ如果剥离
V10A +软件选项（见表1）被使用。代码
可以回读即使在安全位已
设置的。签名词可以用来识别
模式编程到器件或记录
设计修改等。
编程支持
信息和通信技术的JEDEC文件转换可以轻松转换
现有的24引脚可编程逻辑器件设计的PEEL22LV10AZ ，
而不需要重新设计。 ICT支持广泛
流行的第三方设计输入系统的范围，
包括数据I / O Synario和亚伯，逻辑设备
CUPL等。 ICT还提供其专有的
WinPLACE软件，一个易于使用的入门级PC-
基于软件开发系统。
编程支持包括所有流行的第三
党的程序员;数据I / O，逻辑设备，并
无数人。
10
IC下在毫安。
1
0.1
0.01
0.001
0.001
0.01
0.1
1
10
在MH 频率
图5 - 典型ICC与输入时钟频率为
在22LV10AZ
5
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商业/工业
PEEL 22LV10AZ - 25 / I- 35
CMOS可编程电可擦除逻辑器件
特点
低电压，超低功耗工作
- VCC = 2.7 3.6 V
- 电流Icc = 5 μA （典型值） ，在待机状态
- 电流Icc = 1.5 mA（典型值），在1 MHz
- 符合JEDEC LV接口规范（ JESD8 -B ）
- 5V兼容输入和I / O的
CMOS电可擦除技术
- 高级工厂测试
- 可再编程的塑料包装
- 减少改造和开发成本
多功能的应用
- 替换随机逻辑
- 超级组标准的可编程逻辑器件
- 引脚和与JEDEC兼容的22V10
- 适用于电池供电系统
- 取代昂贵的振荡器
架构的灵活性
- 在更多的逻辑架构，增强适应
- 133产品条款X 44的输入与门阵列
- 12个输入和10个I / O引脚
- 12种可能的配置宏
- 异步清零，同步预置
- 独立输出使
- 可编程时钟;引脚1和P-期限
- 可编程时钟极性
- 24引脚DIP / SOIC / TSSOP和28引脚PLCC
- 时钟和数据输入施密特触发器
施密特触发器输入
- 消除外部施密特触发器设备
- 理想的编码器的设计
概述
该PEEL22LV10AZ是可编程电
可擦除逻辑（剥离） SPLD （简单可编程
该工作在电源电压逻辑器件）
2.7V - 3.6V ，并提供了超低，自动范围
"zero"掉电操作。该PEEL22LV10AZ是
逻辑上和功能上类似于ICT的5V
PEEL22CV10A和PEEL22CV10AZ 。该"zero power"
(25
A
马克斯。我
CC
）掉电模式使
PEEL22LV10AZ适用于范围广泛的电池 -
供电的便携式设备应用，从手工
举行
米
to
PCMCIA
调制解调器。
EE-
可重编程提供既方便
产品快速重编程为产品开发
快捷的个性化制造，包括
工程变更单。
图1 - 引脚配置
I / CLK
I
I
I
I
I
I
I
I
I
I
摹ND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
I / CLK
I
I
I
I
I
I
I
I
I
I
摹ND
1
2
3
4
5
6
7
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23
22
21
20
19
18
17
16
15
14
13
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
该PEEL22LV10AZ和之间的差异
PEEL22CV10A包括加入可编程的
时钟的极性，对长期的时钟，以及施密特触发器输入
缓冲区的所有投入，包括时钟。施密特触发器
输入允许缓慢的信号，例如直接输入
生物医学和正弦波或时钟。喜欢
PEEL22CV10A的PEEL22LV10AZ是引脚和
业界JEDEC兼容的，合乎逻辑的超集
标准
PAL22V10
SPLD
科幻gure
1.
该
PEEL22LV10AZ提供了额外的建筑
特性，使更多的逻辑被纳入
设计。该PEEL22LV10AZ架构允许它
更换二十多个标准的24引脚DIP ， SOIC ，
TSSOP
和
PLCC
包。
图2 - 框图
CLK MUX （可选）
I
I
I
NC
I
I
I
4 3 2 1 28 27 26
5
25
6
24
7
23
8
22
9
21
10
20
11
19
12 13 14 15 16 17 18
I
I
I / CLK
NC
VCC
I / O
I / O
DIP
TSSOP
I / CLK
I
I
I
I
I
I
I
I
I
I
I
SP
AC
PEEL
Tm值
"AND"
ARRAY
OE
万家乐
CEL L
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
133条款
X
44 INP UTS
I / O
I / O
I / O
NC
I / O
I / O
I / O
I
I
摹ND
NC
I
I / O
I / O
I / CLK
I
I
I
I
I
I
I
I
I
I
摹ND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
SP = SYNCHRONO美国的预设
AC = ASYNCHRONO美国CLEAR
E = ENABLE安输出
PLCC
SOIC
1
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PEEL
TM
22LV10AZ
功能说明
该PEEL22LV10AZ实现了一个可编程和/固定或逻辑功能加总的产品表达
逻辑阵列。用户定义的函数由编程输入信号的连接到阵列中创建的。
用户可配置的输出结构中的I / O宏单元的形式进一步提高逻辑的灵活性。
ICT增加了可选的增强功能，以产品附加功能和PEEL22CV10A家庭
添加保险丝以支持他们。请查看下面找到了最好的算法的对比图
算法
保险丝数
支持的功能
PEEL V10A算法
5828
标准的JEDEC 22V10
兼容
4宏选项
PEEL V10A +算法
5873
标准的超集
22V10
12宏单元的选择
3字节的标识字
安全位
PEEL V10A ++算法
5958
标准的超集
22V10 （推荐
新设计）
12宏单元的选择
8字节的签名字
安全位
时钟源选择
时钟极性选择
表1 - 编程算法的比较
体系结构概述
该PEEL22LV10AZ架构中示出了
图2.十二个专用输入的框图
10个I / O提供多达22个输入和10个输出端为
创建的逻辑功能。在该装置的核心是一个
可编程的电可擦除和数组
驱动器固定或阵列。利用这种结构，所述
PEEL22LV10AZ可以实现多达10总和- OF-
产品逻辑表达式。
关联与每个10或函数的是一个I / O的
宏小区可独立地编程为
1的12种不同的配置，包括四个
标准22V10模式。可编程宏
允许每个I / O被用来创建顺序或
的高电平或低电平有效组合逻辑功能
极性，同时提供了三种不同的反馈路径
入与门阵列。
和/或逻辑阵列
可编程和PEEL22LV10AZ阵列
（图3中示出）是由输入线相交形成的
产品条款。在输入线和产品方面是
使用如下：
44输入线：
-
24输入线路进行了真实的补充
施加到12个输入引脚的信号
-
20其他行进行了真实，
反馈或输入补值
从10个I / O信号
133产品条款：
-
120个乘积项（配置在2组，每组8 ，
10 ，12，14 ，和16）被用于形成的总和
产品功能
-
10输出使能条件（每个I / O）
-
1全球同步预定期限
-
1全球异步清零期限
-
1可编程时钟期限
在每个输入行/乘积项相交，还有一个
即判定是否EEPROM的存储单元
有在该交叉点的逻辑连接。每
产品术语本质上是一个44输入端与门。一
连接到两个真和乘积项
输入信号的补码永远是假
因而不会影响OR功能，它驱动。
当上一个乘积项的所有连接都
开了，一个"don't care"状态存在，并且任期
始终为TRUE。
当编程PEEL22LV10AZ ，设备
程序员首先执行批量擦除以删除
以前的格局。擦除周期打开每个逻辑
阵列中的连接。该设备被配置为
执行由编程的用户定义函数
选择连接与阵列中。 （请注意，剥离
器件编程器，自动编程，所有的
对未使用的产品条款连接，因此，他们将
对输出的功能没有任何影响） 。
3
04-02-037D
PEEL
TM
22LV10AZ
可编程I / O宏单元
独特的12 -配置输出宏
提供了完整的控制每个架构
输出。配置每路输出的能力
独立可让您定制的配置
PEEL22LV10AZ到的精确要求的
设计。
宏单元架构
每个I / O宏单元，如图4中所示，由一个
D型触发器和两个信号中选择的多路复用器。该
每个宏单元的结构是由确定的
4位EEPROM控制这些多路复用器。这些
位决定输出极性，输出类型（或注册
非注册）和输入反馈路径（双向
I / O ，组合反馈） 。请参考表1
详细信息。
对于12宏单元的等效电路
构示于图6中。除
模仿四PAL型输出结构
（配置3，图4 ，图9和10） ，该宏小区提供
另外八种配置。当创建一个PEEL
装置的设计，所需的宏小区的配置是
通常在设计文件中明确指定的。当
设计是汇编或编译，宏小区
配置位中的最后几行定义
JEDEC编程文件。
输出类型
从或阵列的信号可以直接馈送到
输出引脚（组合功能）或锁存在D-
型触发器（注册功能）。 D型触发器
锁存器的时钟的上升沿数据和是
受全球预置和清除方面的控制。当
同步预置术语被满足时， Q输出
该寄存器设置为HIGH的下一个上升沿
时钟输入。满足了异步清零套Q
低电平，而不管时钟状态。如果这两个条件是
同时满足，则明确将覆盖
预设。
输出极性
每个宏单元可被配置成实现主动 -
高或低电平有效逻辑。可编程极性
省去了外部的逆变器。
OUTPUT ENABLE
每个I / O宏单元的输出，可以启用或
其相关联的控制下禁止
可编程输出使能乘积项。当
在输出编程逻辑条件使
术语被满足时，输出信号被传播到
I / O引脚。否则，该输出缓冲器被切换到
高阻抗状态。
根据输出的控制使内， I / O引脚
可以作为一个专用的输入功能，专用输出
或双向I / O 。打开的每个连接
输出使能长期将永久使能输出
缓冲液和产生一个专用输出。反之，如果每
连接是否完好，能长期将永远是
逻辑假和I / O将作为一个专门的
输入。
输入/反馈选择
该PEEL22LV10AZ宏还提供了控制
在反馈路径。输入/反馈信号
与每个I / O宏单元相关联，可以得到
从三个不同的位置;从I / O输入端子，
从触发器（注册反馈）的Q输出，
或者直接从或门（组合反馈） 。
双向I / O
输入/反馈信号取自I / O引脚
该引脚用作专用输入或双时
双向I / O 。 （注意，有可能创造一个
用双向I注册输出功能/ O，参考
图4 。
图4 - 在PEEL22LV10AZ框图I / O
MACROCELL
组合反馈
在信号选择多路复用器给宏蜂窝的
能力反馈或门的输出端，绕过
输出缓冲器，而不管输出
函数注册或组合。此功能
允许创建异步锁存器，即使当
输出必须被禁止。 （请参阅配置5 ，
6 ，7和8如图6 ）
挂号反馈
反馈也可采取从寄存器
无论输出函数是否是
编程为组合或注册。当
实现组合输出功能，
注册反馈允许内部锁存
声明不放弃使用外部输出。
4
04-02-037D
PEEL
TM
22LV10AZ
可编程时钟选项
（见表1）
在PEEL22LV10AZ的一大特色是
可编程时钟多路复用器，允许用户
选择true或补任一输入引脚的形式或
乘积项时钟源。
可以工作在3伏和3.3伏系统
该PEEL22LV10AZ被设计成一个V操作
CC
为2.7至3.6伏特范围内的直流这允许在操作
两个3伏10 ％ （电池供电）和3.3伏10 ％
（电源供电）的系统。传播
延时T
PD
为5纳秒，在较低的电压比较慢，但是这是
通常不是在电池供电系统中的一个问题（见
表6 - 交流电气特性） 。
零功耗特性
该CMOS PEEL22LV10AZ功能"Zero ， Power"
待机操作的超低功耗。
随着"Zero - Power"功能，过渡检测
电路监视输入， I / O的（包括CLK）和
反馈。如果这些信号为一个周期不改变
的时间大于约2吨
PD
的，输出
被锁定在其当前状态和设备
自动关机。当下一个信号
被检测的过渡，该设备将"wake up"为
积极运作，直到信号停止切换长时间
足以引发下一次断电。 （注意
t
PD
大约5纳秒。在第一过渡慢
从睡眠模式）。
100
作为"Zero - Power"特征的结果，显著
节省功耗可实现组合或
连续操作时的输入或时钟变化
在一个适度的速度。见图5 。
当PEEL22LV10AZ通电时，内置的
功能拥有三态，直到V输出
CC
到达
2.2V 。这可以防止在上电期间输出转换。
施密特触发器输入
该PEEL22LV10AZ有施密特触发器输入缓冲器
所有输入，包括时钟。施密特触发器输入
允许慢速信号，如生物医药直接输入
和正弦波或时钟。它们也可用于有用
清理噪声信号。这使得
PEEL22LV10AZ便携式尤其是可取的
应用中，环境是难以预料。
设计安全性
该PEEL22LV10AZ提供了一个特殊的EEPROM
安全位，以防止未经授权的读取或
设计的复制编程到设备中。该
安全位被通过PLD编程设定，无论是在
编程周期，或作为一个独立的结论，
步，该设备已被编程后一旦
安全位被设置，不可能验证（读取）或
编程的PEEL ，直到整个设备已先行
擦除与批量擦除功能。
签名字
签名字特性允许一个64位的代码是
编入PEEL22LV10AZ如果剥离
V10A +软件选项（见表1）被使用。代码
可以回读即使在安全位已
设置的。签名词可以用来识别
模式编程到器件或记录
设计修改等。
编程支持
信息和通信技术的JEDEC文件转换可以轻松转换
现有的24引脚可编程逻辑器件设计的PEEL22LV10AZ ，
而不需要重新设计。 ICT支持广泛
流行的第三方设计输入系统的范围，
包括数据I / O Synario和亚伯，逻辑设备
CUPL等。 ICT还提供其专有的
WinPLACE软件，一个易于使用的入门级PC-
基于软件开发系统。
编程支持包括所有流行的第三
党的程序员;数据I / O，逻辑设备，并
无数人。
10
IC下在毫安。
1
0.1
0.01
0.001
0.001
0.01
0.1
1
10
在MH 频率
图5 - 典型ICC与输入时钟频率为
在22LV10AZ
5
04-02-037D
PEEL 22LV10AZ -25
CMOS可编程电可擦除逻辑器件
特点
低电压，超低功耗工作
- VCC = 2.7 3.6 V
- 电流Icc = 5 μA （典型值） ，在待机状态
- 电流Icc = 1.5 mA（典型值），在1 MHz
- 符合JEDEC LV接口规范（ JESD8 -A ）
- 5V兼容输入和I / O的
CMOS电可擦除技术
- 高级工厂测试
-
可重复编程的塑料包装
-
降低了改造和开发成本
多功能的应用
-
替换随机逻辑
-
超级组标准的可编程逻辑器件
-
引脚和与JEDEC兼容的22V10
-
非常适用于电池供电系统
-
取代昂贵的振荡器
架构的灵活性
-
在更多的逻辑架构，增强适应
-
133产品条款X 44的输入与门阵列
-
12个输入和10个I / O引脚
-
12宏单元可配置
-
异步清零，同步预置
-
独立的输出使
-
可编程时钟;引脚1和P-期限
-
可编程时钟极性
-
24引脚DIP / SOIC / TSSOP和28引脚PLCC
-
施密特对时钟和数据输入触发
3
施密特触发器输入
-
无需外部施密特触发器设备
- 理想的编码器的设计
概述
皮尔 22LV10AZ是一个可编程的电可擦除
逻辑（ PEEL ） SPLD （简单可编程逻辑器件）的
工作在2.7V的 - 3.6V和操作上的电源电压范围
超低的，自动的“零”断电操作。该
PEEL 22LV10AZ是逻辑上和功能上类似于模拟
芯片的5V PEEL 22CV10A +和PEEL 22CV10AZ 。该
“零功耗” （ 50 μA最大ICC）掉电模式使
PEEL 22LV10AZ适用于范围广泛的电池供电
便携式设备的应用，从手持米到PCM-
CIA调制解调器。 EE -可重编程提供了两个conve-
nience快速重编程为产品开发和快速
产品个性化制造，包括工程
变更单。
皮尔 22LV10AZ之间的差异
PEEL 22CV10A包括增加可编程时钟
在所有的极性，对长期时钟和施密特触发器输入缓冲器
输入，包括时钟。施密特触发输入，可直接
缓慢的信号，如生物医学和正弦波或输入
时钟。像PEEL 22CV10 ，果皮 22LV10AZ是针
与业界标准的JEDEC兼容的，合乎逻辑的超集
PAL22V10 SPLD （图26） 。皮尔 22LV10AZ亲志愿组织
额外的建筑特色，让更多的逻辑是
纳入设计。皮尔 22LV10AZ architec-
TURE允许它取代了20标准的24引脚DIP ， SOIC ，
TSSOP和PLCC封装。
图26引脚配置
I / CLK
I
I
I
I
I
I
I
I
I
I
GND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
图26框图
DIP
TSSOP
PLCC
SOIC
该数据表包含的新产品信息。易亨电子公司保留权利修改产品规格，恕不另行通知。无责任承担由于使用本产品造成的。任何专利的任何权利
伴随着销售的产品。
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功能说明
皮尔 22LV10AZ实现逻辑功能的总和， OF-
在可编程-AND /产品表现形式固定或逻辑
数组。用户定义的函数由编程所创建的
输入信号连接到阵列中。用户可配置
输出结构中的I / O宏单元的形式进一步增加
逻辑的灵活性。
PEEL 器件编程器，自动编程，所有的
对未使用的产品条款连接，使他们没有
在输出功能的影响） 。
可编程I / O宏单元
独特的12 -配置输出宏单元提供的COM
3
完整地控制每个输出的结构。的能力，以
配置每个独立的输出可以让你定制的config-
皮尔 22LV10AZ的下时的精确要求
你的设计。
体系结构概述
皮尔 22LV10AZ架构则说明该块
图26.十二个专用输入的图和10个I / O亲
韦迪多达22路输入和10个输出，用于创建逻辑功能。
在该装置的核心是一个可编程electrically-可擦
与阵列驱动的固定或阵列。有了这个会结构中，
PEEL 22LV10AZ可以实现多达10总和， OF-产品
逻辑表达式。
与每个十个或功能是I / O宏
可独立编程的12不同的一个
配置，包括四个标准22V10模式。该
可编程宏单元允许每个I / O被用来创建
的高电平有效顺序或组合逻辑功能或
低电平有效的极性，同时提供了三种不同的反馈
路径到与阵列。
宏单元架构
每个I / O宏单元，如图27 ，包括一个D型
触发器和两个信号选择多路复用器。的结构
每个宏单元是由4 EEPROM位确定控制 -
林志玲这些多路复用器。这些位决定输出极性，输出
放型（注册或未注册的）和输入 - 反馈路径
（双向I / O ，组合反馈） 。请参考表1
详细信息。
等效电路为12宏单元配置
示于图1中。另外，以模仿四个PAL制式的
输出结构（配置3 ， 4,9 ，和10） ，宏小区
提供了额外的八种配置。当创建一个
PEEL 器件的设计，所需的宏小区的配置是
通常在设计文件中明确指定的。当设计
汇编或编译，宏蜂窝的配置位
在JEDEC编程文件的最后行定义的。
和/或逻辑阵列
皮尔 22LV10AZ的可编程与阵列
（图3中示出）是由输入线相交的产物形成的
条款。在输入线和产品方面的用途如下：
44输入线：
24个输入线进行了真实的信号补
施加到12个输入引脚
- 20个额外的线路进行真和补体值
从10个I / O或反馈输入信号
133产品条款：
120个乘积项（配置在2组，每组8，10， 12，14，和
16）被用来形成产品功能总和
10输出使能条件（每个I / O）
1全球同步预定期限
- 1全球异步清零期限
- 1可编程时钟期限
在每个输入行/乘积项相交，还有一个
即判定是否有一个EEPROM的存储单元
在那个路口逻辑连接。每款产品期限
基本上是一个44输入端与门。一个产品的术语，所配置
连接至输入信号的两个真和补体将
总是为FALSE ，因此不会影响到OR功能，它
驱动器。当上一个乘积项的所有连接被打开，一个
“不关心”的状态存在，并且长期将永远是TRUE。当
编程的PEEL 22LV10AZ ，该器件编程器
首先执行批量擦除以删除以前的模板的形式。该
擦除周期中打开该阵列中的每个逻辑连接。该装置
被配置为通过执行用户定义函数
编程与阵列中选择连接。 （注意
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输出类型
从或阵列的信号可以直接馈送到输出引脚
（组合功能）或锁存到D型触发器（寄存器
羊羔功能）。 D型触发器锁存的上升数据
时钟的边沿，并且由全局预置和清除控制
条款。当同步预置术语被满足时，在Q输出
投放寄存器的设置HIGH在时钟的下一个上升沿
输入。满足了异步清零套q低，无论
时钟状态。如果这两个条件同时满足时，明确
将覆盖预设。
输出极性
每个宏单元可被配置为实现高电平有效或
低电平有效逻辑。可编程极性省去了
外部的逆变器。
OUTPUT ENABLE
每个I / O宏单元的输出可被启用或禁用
其相关联的可编程输出的控制下使
乘积项。当逻辑条件设定上
输出使能项被满足时，输出信号被传播到
在I / O引脚。否则，该输出缓冲器被切换到
高阻抗状态。
根据输出的控制使内， I / O引脚功能可以
灰作为专用输入端，专用的输出，或者一个双向I / O。
打开对输出的每个连接上启用任期per-
manently使输出缓冲器，并产生一个专用输出。
相反，如果每一个连接的完整性，启用任期
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永远是逻辑假和I / O将作为一个专门的
输入。
可以工作在3伏和3.3伏系统
皮尔 22LV10AZ被设计成一个V操作
CC
范围
2.7至3.6伏特DC这使得在两个3伏特操作
±10％ （电池供电）和3.3伏±10％ （电源能操作
ated ）系统。传播延迟吨
PD
为5纳秒的慢
较低的电压，但是这通常不是在电池能操作的问题
ated系统（见第64页上的“交流电气特性” ） 。
输入/反馈选择
皮尔 22LV10AZ宏还提供了控制权
反馈路径。每个I相关的输入/反馈信号输入/输出
宏小区可以从三个不同的位置来获得;从
I / O输入端子，从该触发器的Q输出端（注册
反馈） ，或者直接从或门（组合馈
回） 。
零功耗特性
该CMOS PEEL 22LV10AZ拥有“零功耗”待机
操作超低功耗。随着“零
权力“的特点，过渡检测电路监视输入，
的I / O （包括CLK）和反馈。如果这些信号没有
改变的一段时间大于约2吨
PD
’s,
输出被锁定在他们的当前状态和自动装置
matically关机。当下一个信号转换为
检测，该设备将“唤醒”的积极运作，直到
信号停止切换足够长的时间来触发下加电
下来。 （请注意， tPD的是大约5纳秒。在第一慢
从睡眠模式转变。 ）
作为“零功耗”特性的结果，显著功率储蓄
英格斯可以实现为组合或顺序操作
当在一个适度的速度输入或时钟的变化。参见图28 。
当PEEL 22LV10AZ通电时，内置的特征
保持输出三态，直到cc达到2.2V 。该预
在上电期间通风口输出转换。
双向I / O
输入/反馈信号是从I / O引脚，当使用取
引脚作为专用输入或双向I / O 。 （注意，这是
可以用双方向创建一个注册的输出功能
tional I / O ，参见图27 ） 。
组合反馈
在信号选择多路复用器给宏蜂窝的能力
反馈或门的输出端，绕过输出缓冲器，
不管是否输出功能寄存或组合
natorial 。这一特性允许创建异步锁存器，
甚至当输出必须被禁止。 （请参阅配置
5，6 ，7和8在图1 ）
挂号反馈
反馈也可采取从寄存器，而不管
输出函数是否被编程为组合或
注册。当实现一个组合输出函数，
注册反馈使得国家内部锁存
不放弃使用该外部输出的。
图28典型ICC与输入时钟频率
为22LV10AZ
图中的27块图
PEEL 22LV10AZ I / O宏单元
可编程时钟选项
皮尔 22LV10AZ的一个独特功能是可编程
时钟多路复用器，它允许用户选择真实或完井
精神疾病或者输入管脚或产品长期时钟源的形式。
100
10
ICC
in
1
mA
0.1
AC =异步清零
SP =同步预置
0.01
0.01
0.1
1
10
100
在兆赫频率
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图1等效电路为PEEL 22LV10AZ + I / O宏单元的十二配置
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