商业/工业
PEEL 18LV8Z - 25 / I- 35
CMOS可编程电可擦除逻辑器件
特点
低电压，超低功耗工作
- VCC = 2.7 3.6 V
- 电流Icc = 5 μA （典型值） ，在待机状态
- 电流Icc = 1.5 mA（典型值），在1 MHz
- 符合JEDEC LV接口规范（ JEDSD8 -A ）
- 5伏特兼容输入和I / O的
CMOS电可擦除技术
- 高级工厂测试
- 可再编程的塑料包装
- 减少改造和开发成本
多功能的应用
- 替换随机逻辑
- 超级组标准的可编程逻辑器件
- 引脚和JEDEC与16V8兼容
- 适用于电池供电系统
- 取代昂贵的振荡器
架构的灵活性
- 在更多的逻辑架构，增强适应
- 113产品条款×36输入与门阵列
- 10个输入和8个I / O引脚
- 12种可能的配置宏
- 异步清零，同步预置
- 独立输出使
- 可编程时钟;引脚1和P-期限
- 可编程时钟极性
- 20引脚DIP / SOIC / TSSOP和PLCC
- 时钟和数据输入施密特触发器
施密特触发器输入
- 消除外部施密特触发器设备
- 理想的编码器的设计
概述
该PEEL18LV8Z是一个可编程的电可擦
逻辑（剥离） SPLD （简单可编程逻辑器件）
该工作在2.7V - 3.6V的电源电压范围
和特点超低，自动"zero"断电
操作。该PEEL18LV8Z在逻辑上和功能上
类似的信息通信技术的5V PEEL18CV8和PEEL18CV8Z 。该
"zero power" （ 25
A
最大。 ICC）掉电模式使
在PEEL18LV8Z非常适合广泛的电池 -
供电的便携式设备的应用，从手持
米PCMCIA调制解调器。 EE-可重编程
提供快速重编程为双方方便
在产品开发和快速的个性化产品
制造，包括工程变更单。
该PEEL18LV8Z和之间的差异
PEEL18CV8包括加入可编程时钟的
极性，对长期的时钟，以及施密特触发器输入缓冲器上
所有的输入，包括时钟。施密特触发器输入允许
缓慢或噪声信号的直接输入。
像PEEL18CV8 ，所述PEEL18LV8Z是逻辑
超行业标准PAL16V8 SPLD的。该
PEEL18LV8Z提供了额外的建筑功能，
允许更多的逻辑被纳入设计。信息和通信技术的
JEDEC文件转换器可以轻松转换现有20
引脚可编程逻辑器件设计的PEEL18LV8Z架构不
需要进行重新设计。该PEEL18LV8Z架构
允许它取代了20种标准的20引脚DIP ， SOIC ，
TSSOP和PLCC封装的引脚配置。
LK M ü X （O ptional ）
I / C LK1
I
I
I
I
I
I
I
I
GN
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
CC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
I / C LK1
I
I
I
I
I
I
I
I
GN
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
C C
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
D IP信息
I / C LK1
VCC
TS S 0 P
I / O
I / O
I / O
I / C LK1
3
I
I
I
I
I
4
5
6
7
8
9 10 11 12 13
I
GN
I
I / O
I / O
2
1 20 19
18
17
16
15
14
I / O
I / O
I / O
I / O
I / O
I
I
I
I
I
I
I
I
GN
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
CC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
P L C C -J
S 0 IC
图1 - 引脚配置
图2 - 框图
1 10
04-02-042D
PEEL 18LV8Z
功能说明
该PEEL18LV8Z实现逻辑功能的总和， OF-
在可编程-AND /产品表现形式固定或
逻辑阵列。编程输入信号的连接
到阵列中创建用户定义函数。用户 -
可配置的输出结构中的I / O宏单元的形式
进一步提高逻辑的灵活性。
体系结构概述
该PEEL18LV8Z架构中示出的块
图14.十个专用输入的图和8个I / O
提供多达18路输入和8个输出创造逻辑
功能。在该装置的核心是一个可编程
电可擦可编程AND阵列驱动的固定或
数组。利用这种结构，所述PEEL18LV8Z可以实现
最多加总产品8个逻辑表达式。
相关联的每个的8或功能是一个I / O的
宏小区可独立编程的一个
12不同的配置。可编程宏
允许每个I / O被用来创建顺序或
的高电平或低电平有效组合逻辑功能
极性，同时提供了三种不同的路径反馈到
在与阵列。
和/或逻辑阵列
在PEEL18LV8Z的（可编程与阵列显示
在图15中）是通过输入线相交的产物形成的
条款。在输入线和乘积项被用作
如下所示：
36输入线路：
- 20个输入线进行了真实的补充
施加到10个输入引脚的信号
- 16个额外的线路进行了真实的补充
反馈或输入信号从8个值
I / O的
113产品条款：
- 102个乘积项被用于形成的总和
产品功能
- 8输出使能条件（每个I / O）
- 1全球同步预定期限
- 1全球异步清零期限
- 1可编程时钟期限
当编程PEEL18LV8Z ，设备
程序员首先执行批量擦除以删除
以前的格局。擦除周期打开每个逻辑
阵列中的连接。该设备被配置为
由编程选择执行用户定义函数
与门阵列的连接。 （请注意，剥离装置
程序员自动编程所有的连接
关于未使用的产品而言，使他们有没有影响
输出功能）。
可变产品期限分布
该PEEL18LV8Z提供113项产品驱动
8或功能。这些产品的术语分布
16中的基团8，10 ，12，14的输出，并以间
形式逻辑和（见图15） 。这种分布使得
最佳使用的设备资源。
可编程I / O宏单元
独特的12 -配置输出宏单元提供
完全控制每个输出的结构。该
配置每个独立输出让你的能力
定制PEEL18LV8Z的结构的精确
您的设计要求。
宏单元架构
每个I / O宏单元，如图4 ，由D-的
型触发器和两个信号中选择的多路复用器。四
EEPROM位控制这些多路复用器确定
每个宏单元的结构。这些位确定
输出极性，输出类型（注册或未注册）
和输入反馈路径（双向I / O ，组合
反馈） 。请参考表1的详细信息。
对于12宏单元配置等效电路
示于图5中。此外，以模仿四个
PAL制式的输出结构（配置3 ， 4,9 ，和10），其
宏单元提供额外的八种配置。
当创建一个剥离装置的设计，所需的
一般是在明确指定的宏单元配置
设计文件。当设计被汇编或编译，
宏蜂窝配置位在上线定义
在JEDEC编程文件。
输出类型
从或阵列的信号可以直接馈送到
输出引脚（组合功能）或锁存到D型
触发器（注册功能）。 D型触发器锁存
在时钟的上升沿的数据，并且由控制
全球预置和清除方面。当同步
预设的术语是满意时，寄存器的Q输出被置
在高时钟输入的下一个上升沿。满意的
在每个输入行/乘积项相交，还有一个
即判定是否EEPROM的存储单元
有在该交叉点的逻辑连接。每
产品术语本质上是一个36输入端与门。一个产品
连接到两个真和互补术语
一个输入信号将始终为FALSE ，因此不会
影响或功能，它驱动。当所有的
在产品期限的连接被打开，一个"don't care"
状态存在，并且长期将永远是TRUE。
3 10
04-02-042D
PEEL 18LV8Z
在异步清零套q低，不管
时钟状态。如果这两个条件同时满足时，
明确将覆盖预设。
输出极性
每个宏单元可被配置为实现高电平有效
或低电平有效逻辑。可编程极性消除
需要外接逆变器。
OUTPUT ENABLE
每个I / O宏单元的输出，可以启用或
其相关联的可编程的控制下禁止
输出使能乘积项。当逻辑条件
程序上的输出允许术语都满足，则
输出信号被传递到I / O引脚。否则，该
输出缓冲器被切换到高阻抗状态。
根据输出的控制使内， I / O引脚可以
函数作为专用输入端，专用的输出，或一个双
双向I / O 。开放的每一个输出连接
能够长期将永久启用输出缓存和
产生一个专用输出。反之，如果每一个连接是
完好，能长期将永远是逻辑假的
I / O将作为一个专用的输入。
输入/反馈选择
该PEEL18LV8Z宏还提供控制权
反馈路径。与相关的输入/反馈信号
每个I / O宏单元可以从三个不同的获得
地点;从I / O输入端子，从所述Q输出
触发器（注册反馈） ，或者直接从或门
（组合反馈） 。
双向I / O
施密特触发器输入
输入/反馈信号取自I / O引脚时，
该引脚用作一个专用的输入或作为双向I / O 。
（注意，有可能创造一个注册的输出
用双向I功能/ O，参见图4 ） 。
该PEEL18LV8Z对所有的施密特触发器输入缓冲器
输入，包括时钟。施密特触发器输入允许
缓慢的信号，如生物医药和正弦直接输入
波或时钟。它们也可用于清理嘈杂有用
信号。这使得PEEL18LV8Z特别理想
在便携式应用中，环境是少
可以预见的。
零功耗特性
该CMOS PEEL18LV8Z功能"Zero ， Power"待机
操作超低功耗。随着"Zero-
Power"功能，过渡检测电路监控
输入的I / O （包括CLK）和反馈。如果这些信号
不一段时间大于改变
大约3吨
PD
的，该输出被锁存在其
目前的状态，设备会自动关闭电源。
当检测到下一个信号跃变，该装置将
组合反馈
在信号选择多路复用器给宏蜂窝的能力
反馈或门的输出端，绕过
输出缓冲器，而不管输出功能
注册或组合。这一特性允许创建
异步锁存器，即使当输出必须
禁用。 （参考配置5 ，6，7 ，和图8中
5.)
挂号反馈
反馈也可采取从寄存器，而不管
的输出函数是否被编程为
组合或注册。当实施
组合输出功能，注册反馈使
各国内部闭锁不放弃使用
的外部输出。
可编程时钟选项
在PEEL18LV8Z的一个独特功能是可编程
时钟多路复用器，它允许用户选择真实或
补充或者输入管脚或产品长期时钟的形式
源。
可以工作在3伏和3.3伏系统
该PEEL18LV8Z被设计成一个V操作
CC
范围
2.7至3.6伏特DC这使得在两个3伏特操作
10％ （电池供电）和3.3伏的10％ （电源
操作的）的系统。传播延迟吨
PD
为5纳秒
慢在较低的电压，但是这通常不是一个问题
在电池供电的系统（请参阅 - 交流电气
CharacteristicsTable 1 - 绝对最大Ratings-交流
电气特性） 。
图4 - PEEL18LV8Z I / O宏单元
4 10
04-02-042D
PEEL 18LV8Z
"wake up"的积极运作，直至停止信号
切换足够长的时间来触发下断电。
（请注意， tPD的是大约5纳秒。在第一慢
从睡眠模式转变。 ）
作为"Zero - Power"特征的结果，显著功率
储蓄可以实现为组合或时序
操作时，在温和的输入或时钟的变化
率。参见图6 。
当PEEL18LV8Z通电时，内置的特征
保持输出三态，直到cc达到2.2V 。这
防止上电时输出转换。
图5 - 等效电路为PEEL18LV8Z I / O宏单元的12配置
CON组fi guration
#
1
2
3
4
5
6
7
8
9
10
11
12
A
0
1
0
1
0
1
0
1
0
1
0
1
B
0
0
1
1
0
0
1
1
0
0
1
1
C
1
1
0
0
1
1
1
1
0
0
1
1
D
0
0
0
0
1
1
1
1
0
0
0
0
注册
双向I / O
组合
注册
组合反馈
组合
注册
寄存器反馈
组合
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
高电平有效
输入/反馈选择
输出选择
5 10
04-02-042D
PEEL 18LV8Z - 25 / I- 35
CMOS可编程电可擦除逻辑器件
特点
低电压，超低功耗工作
- VCC = 2.7 3.6 V
- 电流Icc = 5 μA （典型值） ，在待机状态
- 电流Icc = 1.5 mA（典型值），在1 MHz
- 符合JEDEC LV接口规范（ JEDSD8 -A ）
- 5伏特兼容输入和I / O的
CMOS电可擦除技术
- 高级工厂测试
- 可再编程的塑料包装
- 减少改造和开发成本
多功能的应用
- 替换随机逻辑
- 超级组标准的可编程逻辑器件
- 引脚和JEDEC与16V8兼容
- 适用于电池供电系统
- 取代昂贵的振荡器
架构的灵活性
- 在更多的逻辑架构，增强适应
- 113产品条款×36输入与门阵列
- 10个输入和8个I / O引脚
- 12种可能的配置宏
- 异步清零，同步预置
- 独立输出使
- 可编程时钟;引脚1和P-期限
- 可编程时钟极性
- 20引脚DIP / SOIC / TSSOP和PLCC
- 时钟和数据输入施密特触发器
施密特触发器输入
- 消除外部施密特触发器设备
- 理想的编码器的设计
概述
该PEEL18LV8Z是一个可编程的电可擦
逻辑（剥离） SPLD （简单可编程逻辑器件）
该工作在2.7V - 3.6V的电源电压范围
和特点超低，自动"zero"断电
操作。该PEEL18LV8Z在逻辑上和功能上
类似易亨电子的5V PEEL18CV8和PEEL18CV8Z 。
该"zero power" （ 25
A
最大。 ICC）掉电模式
使得PEEL18LV8Z理想的范围广泛的电池 -
供电的便携式设备的应用，从手持
米PCMCIA调制解调器。 EE-可重编程
提供快速重编程为双方方便
在产品开发和快速的个性化产品
制造，包括工程变更单。
该PEEL18LV8Z和之间的差异
PEEL18CV8包括加入可编程时钟的
极性，对长期的时钟，以及施密特触发器输入缓冲器上
所有的输入，包括时钟。施密特触发器输入允许
缓慢或噪声信号的直接输入。
像PEEL18CV8 ，所述PEEL18LV8Z是逻辑
超行业标准PAL16V8 SPLD的。该
PEEL18LV8Z提供了额外的建筑功能，
允许更多的逻辑被纳入设计。
易亨电子的JEDEC文件转换器可以轻松转换
现有的20引脚可编程逻辑器件设计的PEEL18LV8Z
体系结构，而不需要重新设计。该
PEEL18LV8Z架构允许它取代了20
标准的20引脚DIP ， SOIC ， TSSOP和PLCC封装。
LK MU X（可选）
I/CLK1
I
I
I
I
I
I
I
I
GND
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
CC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
I/CLK1
I
I
I
I
I
I
I
I
GND
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
CC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
DIP
I/CLK1
VCC
I / O
I / O
I / O
TSSOP
I/CLK1
3
I
I
I
I
I
4
5
6
7
8
9 10 11 12 13
I
GND
I
I / O
I / O
2
1 20 19
18
17
16
15
14
I / O
I / O
I / O
I / O
I / O
I
I
I
I
I
I
I
I
GND
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
CC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
PLCC -J
SOIC
图1 - 引脚配置
图2 - 框图
该数据表包含的新产品信息。易亨电子公司保留权利修改产品规格，恕不另行通知。无责任承担由于使用本产品造成的。无权利
任何专利陪出售的产品。
1.0版2004年12月16日
1/10
功能说明
该PEEL18LV8Z实现逻辑功能的总和， OF-
在可编程-AND /产品表现形式固定或
逻辑阵列。编程输入信号的连接
到阵列中创建用户定义函数。用户 -
可配置的输出结构中的I / O宏单元的形式
进一步提高逻辑的灵活性。
体系结构概述
该PEEL18LV8Z架构中示出的块
图14.十个专用输入的图和8个I / O
提供多达18路输入和8个输出创造逻辑
功能。在该装置的核心是一个可编程
电可擦可编程AND阵列驱动的固定或阵列。
利用这种结构，所述PEEL18LV8Z可以实现高达
加总产品8个逻辑表达式。
相关联的每个的8或功能是一个I / O的
宏小区可独立编程的一个
12不同的配置。可编程宏
允许每个I / O被用来创建顺序或
的高电平或低电平有效组合逻辑功能
极性，同时提供了三种不同的路径反馈到
在与阵列。
和/或逻辑阵列
在PEEL18LV8Z的（可编程与阵列显示
在图15中）是通过输入线相交的产物形成的
条款。在输入线和乘积项被用作
如下所示：
36输入线路：
- 20个输入线进行了真实的补充
施加到10个输入引脚的信号
- 16个额外的线路进行了真实的补充
反馈或输入信号从8个值
I / O的
113产品条款：
- 102个乘积项被用于形成的总和
产品功能
- 8输出使能条件（每个I / O）
- 1全球同步预定期限
- 1全球异步清零期限
- 1可编程时钟期限
当编程PEEL18LV8Z ，设备
程序员首先执行批量擦除以删除
以前的格局。擦除周期打开每个逻辑
阵列中的连接。该设备被配置为
由编程选择执行用户定义函数
与门阵列的连接。 （请注意，剥离装置
程序员自动编程所有的连接
关于未使用的产品而言，使他们有没有影响
输出功能）。
可变产品期限分布
该PEEL18LV8Z提供113项产品驱动
8或功能。这些产品的术语分布
16中的基团8，10 ，12，14的输出，并以间
形式逻辑和（见图15） 。这种分布使得
最佳使用的设备资源。
可编程I / O宏单元
独特的12 -配置输出宏单元提供
完全控制每个输出的结构。该
配置每个独立输出让你的能力
定制PEEL18LV8Z的结构的精确
您的设计要求。
宏单元架构
每个I / O宏单元，如图4 ，由D-的
型触发器和两个信号中选择的多路复用器。四
EEPROM位控制这些多路复用器确定
每个宏单元的结构。这些位确定
输出极性，输出类型（注册或未注册）
和输入反馈路径（双向I / O ，组合
反馈） 。请参考表1的详细信息。
对于12宏单元配置等效电路
示于图5中。此外，以模仿四个
PAL制式的输出结构（配置3 ， 4,9 ，和10），其
宏单元提供额外的八种配置。
当创建一个剥离装置的设计，所需的
一般是在明确指定的宏单元配置
设计文件。当设计被汇编或编译，
宏蜂窝配置位在上线定义
在JEDEC编程文件。
输出类型
从或阵列的信号可以直接馈送到
输出引脚（组合功能）或锁存到D型
触发器（注册功能）。 D型触发器锁存
在时钟的上升沿的数据，并且由控制
全球预置和清除方面。当同步
预设的术语是满意时，寄存器的Q输出被置
在高时钟输入的下一个上升沿。满意的
在每个输入行/乘积项相交，还有一个
即判定是否EEPROM的存储单元
有在该交叉点的逻辑连接。每
产品术语本质上是一个36输入端与门。一个产品
连接到两个真和互补术语
一个输入信号将始终为FALSE ，因此不会
影响或功能，它驱动。当所有的
在产品期限的连接被打开，一个"don't care"
状态存在，并且长期将永远是TRUE。
易亨电子股份有限公司
www.anachip.com.tw
3/10
1.0版2004年12月16日
在异步清零套q低，不管
时钟状态。如果这两个条件同时满足时，
明确将覆盖预设。
输出极性
每个宏单元可被配置为实现高电平有效
或低电平有效逻辑。可编程极性消除
需要外接逆变器。
OUTPUT ENABLE
每个I / O宏单元的输出，可以启用或
其相关联的可编程的控制下禁止
输出使能乘积项。当逻辑条件
程序上的输出允许术语都满足，则
输出信号被传递到I / O引脚。否则，该
输出缓冲器被切换到高阻抗状态。
根据输出的控制使内， I / O引脚可以
函数作为专用输入端，专用的输出，或一个双
双向I / O 。开放的每一个输出连接
能够长期将永久启用输出缓存和
产生一个专用输出。反之，如果每一个连接是
完好，能长期将永远是逻辑假的
I / O将作为一个专用的输入。
输入/反馈选择
该PEEL18LV8Z宏还提供控制权
反馈路径。与相关的输入/反馈信号
每个I / O宏单元可以从三个不同的获得
地点;从I / O输入端子，从所述Q输出
触发器（注册反馈） ，或者直接从或门
（组合反馈） 。
双向I / O
输入/反馈信号取自I / O引脚时，
该引脚用作一个专用的输入或作为双向I / O 。
（注意，有可能创造一个注册的输出
用双向I功能/ O，参见图4 ） 。
组合反馈
在信号选择多路复用器给宏蜂窝的能力
反馈或门的输出端，绕过
输出缓冲器，而不管输出功能
注册或组合。这一特性允许创建
异步锁存器，即使当输出必须
禁用。 （参考配置5 ，6，7和8在图5中）
挂号反馈
反馈也可采取从寄存器，而不管
的输出函数是否被编程为
组合或注册。当实施
组合输出功能，注册反馈使
各国内部闭锁不放弃使用
的外部输出。
可编程时钟选项
在PEEL18LV8Z的一个独特功能是可编程
时钟多路复用器，它允许用户选择真实或
补充或者输入管脚或产品长期时钟的形式
源。
可以工作在3伏和3.3伏系统
该PEEL18LV8Z被设计成一个V操作
CC
范围
2.7至3.6伏特DC这使得在两个3伏特操作
10％ （电池供电）和3.3伏的10％ （电源
操作的）的系统。传播延迟吨
PD
为5纳秒
慢在较低的电压，但是这通常不是一个问题
在电池供电的系统（请参阅 - 交流电气
CharacteristicsTable 1 - 绝对最大Ratings-交流
电气特性） 。
施密特触发器输入
该PEEL18LV8Z对所有的施密特触发器输入缓冲器
输入，包括时钟。施密特触发器输入允许
缓慢的信号，如生物医药和正弦直接输入
波或时钟。它们也可用于清理嘈杂有用
信号。这使得PEEL18LV8Z特别理想
在便携式应用中，环境是少
可以预见的。
零功耗特性
该CMOS PEEL18LV8Z功能"Zero ， Power"待机
操作超低功耗。随着"Zero-
Power"功能，过渡检测电路监控
输入的I / O （包括CLK）和反馈。如果这些信号
不一段时间大于改变
大约3吨
PD
的，该输出被锁存在其
目前的状态，设备会自动关闭电源。
当检测到下一个信号跃变，该装置将
"wake up"的积极运作，直至停止信号
图4 - PEEL18LV8Z I / O宏单元
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切换足够长的时间来触发下断电。
（请注意， tPD的是大约5纳秒。在第一慢
从睡眠模式转变。 ）
作为"Zero - Power"特征的结果，显著功率
储蓄可以实现为组合或时序
操作时，在温和的输入或时钟的变化
率。参见图6 。
当PEEL18LV8Z通电时，内置的特征
保持输出三态，直到cc达到2.2V 。这
防止上电时输出转换。
图5 - 等效电路为PEEL18LV8Z I / O宏单元的12配置
CON组fi guration
#
1
2
3
4
5
6
7
8
9
10
11
12
A
0
1
0
1
0
1
0
1
0
1
0
1
B
0
0
1
1
0
0
1
1
0
0
1
1
C
1
1
0
0
1
1
1
1
0
0
1
1
D
0
0
0
0
1
1
1
1
0
0
0
0
输入/反馈选择
注册
双向I / O
组合
注册
组合反馈
组合
注册
寄存器反馈
组合
输出选择
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
高电平有效
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