国际
CMOS
技术
商用/
产业
PEEL 18CV8 -5 / -7 / -10 / -15 / -25
CMOS可编程电可擦除逻辑器件
特点
s
多速功率，温度选项
- V
CC
= 5伏± 10％的
- 速度范围为5纳秒至25纳秒
- 功耗低至37毫安在25MHz的
- 提供商用和工业版本
CMOS电可擦除技术
- 高级工厂测试
- 可再编程的塑料包装
- 减少改造和开发成本
开发/编程器支持
- 第三方软件和编程
- 信息和通信技术将发展软件和PDS- 3
程序员
- PLD揭JEDEC文件翻译
s
架构的灵活性
- 在更多的逻辑架构，增强适应
- 74乘积项×36输入与门阵列
- 10个输入和8个I / O引脚
- 12种可能的配置宏
- 异步清零
- 独立输出使
- 20引脚DIP / SOIC / TSSOP和PLCC
s
s
多功能的应用
- 替换随机逻辑
- 超级设置可编程逻辑器件（ PAL ， GAL ， EPLD ）
- 增强型体系结构适合于普通逻辑更
PLDS
概述
该PEEL18CV8是一个可编程的电可擦
逻辑（果皮）设备提供一个有吸引力的替代
普通的可编程逻辑器件。该PEEL18CV8提供的性能，
灵活性，易用性的设计和生产所需要的实用性
通过逻辑设计师今天。
该PEEL18CV8提供20引脚DIP ， PLCC ， SOIC
和TSSOP封装速度范围为5ns的到
25ns的耗电量低至37毫安。 EE-重现
grammability提供即时重现的便利
编程的开发和生产可重复使用
库存最小化的程序设计变化的影响
或错误。 EE -可重编程也提高工厂
可测试性，从而保证了尽可能高的质量。
该PEEL18CV8架构允许它来代替20
标准的20引脚可编程逻辑器件（ PAL ， GAL ， EPLD等） 。它还亲
志愿组织架构附加功能，让更多的逻辑可以
投入每一个设计。信息和通信技术的JEDEC文件即时翻译
转换到现有的20引脚的PLD未经PEEL18CV8
需要返工的现有设计。发展和
为PEEL18CV8编程支持由设
流行的第三方程序员和开发软件。
ICT还提供自由的地方开发软件和
低成本开发系统（ PDS - 3 ） 。
图1引脚配置
I / CLK
I
I
I
I
I
I
I
I
GND
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VCC
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I
图2框图
DIP
TSSOP
PLCC
SOIC
1
04-02-004H
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CMOS
技术
PEEL
TM
18CV8
数组。 （自动注意PEEL器件编程器
编程所有未使用的产品方面的连接，这样
他们会对输出功能没有影响） 。
功能说明
该PEEL18CV8实现逻辑功能的总和， OF-
在可编程-AND /产品表现形式固定或
逻辑阵列。用户定义的函数由编程产生
明的输入信号的连接到阵列中。用户 -
可配置的输出结构中的I / O宏单元的形式
进一步提高逻辑的灵活性。
可编程I / O宏单元
独特的12 -配置输出宏单元提供
完全控制每个输出的结构。该
配置每路输出能力允许独立
用户在PEEL18CV8的结构调整到
其设计的精确要求。
体系结构概述
该PEEL18CV8架构中示出了块dia-
克图2.十专用输入和8个I / O提供
至多18个输入和8个输出，用于创建逻辑功能。
在该装置的核心是一个可编程electrically-
可擦与阵列驱动的固定或阵列。同
这种结构中， PEEL18CV8可以实现高达8 sum-
即用产品逻辑表达式。
相关联的每个的8或功能是一个I / O巨
rocell可独立编程的一个
12不同的配置。可编程宏
允许每个I / O创建顺序或组合逻辑
高电平或低电平有效极性的功能，同时provid-
荷兰国际集团三种不同的路径反馈到与阵列。
宏单元架构
每个I / O宏单元，如图4 ，由D-的
型触发器和两个信号中选择的多路复用器。该config-
每个宏单元的uration由4确定
EEPROM位控制这些多路复用器。这些位
确定输出极性，输出类型（注册或非
注册），并输入反馈路径（双向I / O ，COM的
binatorial反馈） 。请参考表1的详细信息。
对于12宏单元配置等效电路
示于图5中。此外，以模仿四个
PAL制式的输出结构（构型3,4,9和10） ，
宏单元提供额外的八种配置。
当创建一个剥离装置的设计，所需的宏观
小区配置通常是在明确指定
设计文件。当设计被汇编或编译的，则
宏单元配置位的最后几行定义
在JEDEC编程文件。
和/或逻辑阵列
在PEEL18CV8的（可编程与阵列显示
在图3中）通过输入线相交的产物形成的
条款。在输入线和产品的术语用于按下列方法
低点：
s
36输入线路：
- 20个输入线进行了真实的补充
施加到10个输入引脚的信号
- 16个额外的线路进行真正的和补充val-
反馈或输入信号从8个I / O的UE
74产品条款：
- 64乘积项（排列在8组）被用于
形成的产物的功能总和
- 8输出使能条件（每个I / O）
- 1全球同步预定期限
- 1全球异步清零期限
输出类型
从或阵列的信号可以直接馈送到输出
放销（组合功能）或锁存到D型倒装
翻牌（注册功能） 。 D型触发器锁存数据
在时钟的上升沿和由格洛控制
白平衡预设，并明确条款。当同步预置
术语被满足时，该寄存器的Q输出将被设置
在高时钟输入的下一个上升沿。满意的
异步明确将设置Q低，不管
时钟状态。如果这两个条件同时满足时，
明确将覆盖预设。
s
在每个输入行/乘积项相交，还有一个
即判定是否EEPROM的存储单元
有在该交叉点的逻辑连接。每个生产
UCT术语本质上是一个36输入端与门。乘积项
连接到两个真和的补码
输入信号将始终为FALSE ，因此不会影响
OR功能，它驱动。当所有的连接上
产品长期被打开，一个“不小心”的状态存在，
这个词永远是TRUE。
当编程PEEL18CV8 ，该器件编程器
MER首先执行批量擦除以删除以前巳
燕鸥。擦除周期打开的每一个逻辑连接
数组。该设备被配置为执行用户定义的
由和编程选择连接功能
输出极性
每个宏单元可被配置为实现高电平有效
或低电平有效逻辑。可编程极性消除
需要外接逆变器。
OUTPUT ENABLE
每个I / O宏单元的输出可以启用或解散
其相关联的可编程的控制下禁止时
输出使能乘积项。当逻辑条件
程序上的输出允许术语都满足，则
输出信号被传递到I / O引脚。否则，该
输出缓冲器被切换到高阻抗状态。
根据输出的控制使内， I / O引脚可以
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PEEL
TM
18CV8
挂号反馈
反馈也可采取从寄存器，而不管
输出函数是否是要组合或寄存器
羊羔。当实现一个组合输出功能，
注册反馈使得国家内部锁存
不放弃使用该外部输出的。
函数作为专用输入端，专用的输出，或一个双
双向I / O 。开放的每一个输出连接
能够长期将永久启用输出缓存和
产生一个专用输出。反之，如果每一个连接是
完好，能长期将永远是逻辑假的
I / O将作为一个专用的输入。
输入/反馈选择
该PEEL18CV8宏还提供控制权
反馈路径。与相关的输入/反馈信号
每个I / O宏单元可以从三个不同的获得
地点;从I / O输入端子，从所述Q输出
触发器（注册反馈） ，或者直接从或门
（组合反馈） 。
设计安全性
该PEEL18CV8提供了一个特殊的EEPROM安全位
防止未经授权的读取设计或复制
编程到器件中。安全位被设置
PLD编程，或者在编程结束
明周期或作为一个单独的步骤中，在该装置已经
编程。一旦安全位被设置，不可能
验证（阅读）或编程剥离，直到整个设备
已经首先被擦除与批量擦除功能。
双向I / O
输入/反馈信号取自I / O引脚时，
该引脚用作一个专用的输入或作为双向I / O 。
（注意，有可能创造一个注册的输出功
化有一个双向I / O ）。
编程支持
信息和通信技术的JEDEC文件转换可以轻松的转换已经存在的
荷兰国际集团20针的PLD设计到PEEL18CV8 ，而不
需要重新设计。 ICT支持各种流行的
第三方设计输入系统，包括数据I / O Synario
和亚伯，逻辑设备中国政法大学等。 ICT还
优惠（免费）其专有PLACE软件，一个易于
使用入门级的基于PC的软件开发系统。
编程支持包括所有流行的第三方
程序员;数据I / O，逻辑设备，以及众多
其他人。 ICT还提供了一个低成本开发编程
聚体系统中， PDS -3。
组合反馈
在信号选择多路复用器给宏蜂窝的能力
反馈或门的输出端，绕过输出
放缓冲液，无论输出函数是否是稳压
istered或组合。这一特性允许创建
异步锁存器，即使当输出必须为显示
体健。 （请参阅配置5,6,7和8如图5 ）
图4块PEEL18CV8的图
I / O宏单元
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QQ：2880707522 复制
