产品speci fi cation
PE3239
产品说明
百富勤的PE3239是一款高性能的整数N分频PLL
能频率合成高达2.2 GHz的。该
该PE3239卓越的相位噪声性能是理想的
用于诸如无线本地环路基站，
LMDS系统和其他要求苛刻的地面系统。
该PE3239配有10/11双模分频器，
计数器，相位检测器和电荷泵所示
在图1中计数器的值是可编程的，通过一个
三线串行接口。
制作百富勤的专利UTSi （超薄
硅） CMOS技术， PE3239提供了极好的
同的经济和集成RF性能
传统的CMOS 。
2.2 GHz的整数N分频PLL的低
相位噪声应用
特点
2.2 GHz的操作
10/11预分频器
与内部相位检测器
电荷泵
可编程串行
低功耗
20毫安在3 V
超低相位噪声
可提供20引脚TSSOP
图1.框图
F
in
F
in
预分频器
10/11
主
计数器
13
主
20-bit
20
LATCH
SDATA
Secon-
卡里
20-bit
LATCH
20
20
相
探测器
PD_U
PD_D
收费
泵
CP
6
f
r
6
v计数器
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PE3239
产品speci fi cation
图2.引脚配置
V
DD
ENH
S_WR
SDATA
SCLK
GND
FSELS
E_WR
V
DD
1
2
3
4
5
6
7
8
9
20
19
18
17
16
15
14
13
12
11
f
r
GND
N / C
CP
V
DD
DOUT
LD
CEXT
GND
F
in
F
in
10
表1.引脚说明
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
引脚名称
V
DD
ENH
TYPE
（注1 ）
输入
输入
输入
输入
描述
电源输入。输入范围从2.85 V至3.15 V.绕过必需的。
增强模式。当置为低电平（ “0”） ，增强的寄存器位功能。内部为70K
引体向上
电阻器。
串联负载使能输入。虽然S_WR为“低” ， SDATA可连续计时。主要的寄存器数据
传送到上S_WR上升沿二次寄存器。
二进制串行数据输入。输入数据输入MSB优先。
串行时钟输入。 SDATA被计时串联成20位的主要寄存器（ E_WR “低” ）或8位
增强寄存器（ E_WR “高” ）在SCLK的上升沿。
地面上。
S_WR
SDATA
SCLK
GND
FSELS
E_WR
V
DD
F
in
F
in
输入
输入
（注1 ）
输入
输入
选择主寄存器的内容（ FSELS = 1）或辅助寄存器（ FSELS = 0）的内部编程
计数器。内部为70K
下拉电阻。
增强的寄存器写使能。虽然E_WR是“高” ， SDATA可串行移入增强
在SCLK的上升沿注册。内部为70K
下拉电阻。
相同的引脚1 。
来自VCO预分频器输入。最大输入频率为2.2 GHz的。
预分频器的互补输入。旁路电容应尽可能靠近此引脚并
串联连接50
电阻器的接地平面。
地面上。
GND
CEXT
LD
DOUT
V
DD
产量
产量
产量
（注1 ）
PD_逻辑“非”
U
和PD_
D
通过在芯片上， 2 k终止
串联电阻。连接CEXT到
外部电容的低通滤波器的输入端用于驱动LD上的倒相放大器。
锁定检测是CEXT的开漏逻辑反转。当环路处于锁定状态， LD是高阻抗，
否则LD是一个逻辑低电平（ “0”） 。
数据输出功能，DOUT在增强模式下启用。
相同的引脚1 。
文件编号70 / 0047 01A
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UTSI
CMOS RFIC解决方案
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PE3239
产品speci fi cation
PIN号
17
18
19
20
注1 ：
引脚名称
CP
NC
GND
f
r
TYPE
产量
产量
描述
电荷泵的电流源当f
c
导致F
p
和sinked当f
c
滞后F
p
.
无连接。
地面上。
输入
参考频率输入。
V
DD
引脚1,9 ，和16通过二极管连接的，并且必须具有相同的正电压电平来提供。
表2.绝对最大额定值
符号
V
DD
V
I
I
I
I
O
T
英镑
静电放电（ ESD ）注意事项
最大
4.0
V
DD
+ 0.3
+10
+10
150
参数/条件
电源电压
在任何输入电压
DC到任何输入
DC到任何输出
储存温度
范围
民
-0.3
-0.3
-10
-10
-65
单位
V
V
mA
mA
°
C
在处理这个UTSI设备，观察同样的
你会与其他的ESD使用注意事项
敏感的设备。虽然这个装置包含
电路，以保护其免受损坏，由于ESD ，
应采取预防措施，以避免超过
表4规定的额定值。
闭锁避免
与传统的CMOS器件， CMOS UTSI
设备是免疫的闩锁。
表3.工作额定值
符号
V
DD
T
A
参数/条件
电源电压
工作环境
温度范围
民
2.85
-40
最大
3.15
85
单位
V
°
C
表4. ESD额定值
符号
V
ESD
参数/条件
ESD电压人体
模型（注1 ）
水平
1000
单位
V
注1 ：
周期性采样，而不是100 ％测试。每MIL-进行测试
STD- 883 ， M3015 C2
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第13 3
PE3239
产品speci fi cation
表5. DC特性
V
DD
= 3.0 V， -40°C <牛逼
A
< 85 ℃，除非另有说明
符号
I
DD
参数
操作电源电流;
预分频
高电平输入电压
低电平输入电压
高电平输入电流
低电平输入电流
高电平输入电压
低电平输入电压
高电平输入电流
低电平输入电流
高电平输入电压
低电平输入电压
高电平输入电流
低电平输入电流
高电平输入电流
低电平输入电流
输出电压低
输出电压高
输出电压低， CEXT
输出电压高， CEXT
输出电压低， LD
驱动电流
驱动电流
漏电流
水槽与源不匹配
输出电流的大小变化与电压
条件
V
DD
= 2.85至3.15 V
民
典型值
20
最大
26
单位
mA
V
数字输入： S_WR ， SDATA ， SCLK
V
IH
V
IL
I
IH
I
IL
V
IH
V
IL
I
IH
I
IL
V
IH
V
IL
I
IH
I
IL
I
国际卫生条例
I
ILR
V
老
V
OHD
V
OLC
V
OHC
V
OLLD
I
CP
=源
I
CP
= SINK
I
CPL
I
CP
=源
与
1
CP
SINK
I
CP VS.
V
CP
V
DD
= 2.85至3.15 V
V
DD
= 2.85至3.15 V
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
V
DD
= 2.85至3.15 V
V
DD
= 2.85至3.15 V
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
V
DD
= 2.85至3.15 V
V
DD
= 2.85至3.15 V
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
I
OUT
= 6毫安
I
OUT
= -3毫安
I
OUT
- 0.1毫安
I
OUT
= -0.1毫安
I
OUT
= 1毫安
V
CP
= V
DD
/ 2
V
CP
= V
DD
/ 2
1.0 V < V
CP
＆ LT ; V
DD
– 1.0 V
V
CP
= V
DD
/ 2, T
A
= 25
°
C
1.0 V < V
CP
＆ LT ; V
DD
- 1.0 V T，
A
= 25
°
C
-2.6
1.4
-1
-2
2
V
DD
- 0.4
0.4
-1.4
2.6
1
15
15
V
DD
- 0.4
0.4
-100
0.4
-1
+100
-100
0.7× V
DD
0.3× V
DD
+100
-1
0.7× V
DD
0.3× V
DD
+1
0.7× V
DD
0.3× V
DD
+1
V
A
A
数字输入：
ENH
（包含为70K
上拉电阻）
V
V
A
A
数字输入： FSELS ， E_WR （包含为70K
下拉电阻）
V
V
A
A
A
A
参考分频器输入：F
r
计数器输出： Dout的
V
V
V
V
V
mA
mA
A
锁定检测输出： （ CEXT ， LD ）
电荷泵输出： CP
%
%
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文件编号70 / 0047 01A
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UTSI
CMOS RFIC解决方案
第13 4
PE3239
产品speci fi cation
表6. AC特性
V
DD
= 3.0 V， -40°C <牛逼
A
< 85 ℃，除非另有说明
符号
f
CLK
t
CLKH
t
CLKL
t
DSU
t
DHLD
t
PW
t
无缝线路
t
CE
t
WRC
t
EC
F
in
P
鳍
F
in
P
鳍
参考分频器
f
r
P
fr
相位检测器
f
c
注1 ：
参数
串行数据时钟频率
串行时钟高电平时间
串行时钟低电平时间
SDATA建立时间SCLK上升沿
后SCLK上升沿SDATA保持时间
S_WR脉冲宽度
SCLK上升沿到S_WR上升沿
SCLK下降沿到E_WR转型
S_WR下降沿到SCLK上升沿
E_WR过渡到SCLK上升沿
工作频率
输入电平范围
工作频率
输入电平范围
工作频率
参考输入功率（注2 ）
比较频率
条件
（注1 ）
民
最大
10
单位
兆赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
控制接口和锁存器（请参阅图5，图6，图7 ）
30
30
10
10
30
30
30
30
30
200
外部交流耦合
-5
20
外部交流耦合
（注3）
单端输入
（注3）
-2
20
-5
2200
5
220
5
100
主分频器（包括预分频器）
兆赫
DBM
兆赫
DBM
兆赫
DBM
兆赫
主分频器（预分频器绕过）
功能模式测试期间FCLK验证。的功能模式串行编程部分的时钟频率为10 MHz ，以验证FCLK
特定连接的阳离子。
CMOS逻辑电平可以被用来驱动参考输入，如果直流耦合。电压输入需要是最小的0.5 Vp-p的。为了达到最佳阶段
噪声性能，参考输入下降沿速率应小于80mV的/ ns的速度更快。
参数只能通过特性保证，未经测试。
注2 ：
注3 ：
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Peregrine半导体公司2001年
第13个5
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