PDSP16318/16318A
PDSP16318/PDSP16318A
复杂的累加器
超前信息
替代版本DS3708 - 1996年2.4月
DS3708 - 1998年3.1月
该PDSP16318 / A包含两个独立的20位
加法/减法器结合累加器寄存器和
转向结构。四端口结构允许20MHz的全
在整个FFT和过滤器的应用程序。
两PDSP16318As结合单个PDSP16112A
复乘法器提供一个完整的算术解
基数2 DIT FFT蝴蝶。一个新的复杂的蝴蝶的结果
可以生成每50ns的允许1K复杂的FFT是
在256μs执行。
GC100
特点
s
s
s
s
s
s
s
s
s
s
s
s
s
s
全20MHz的整个FFT中的应用
四个独立的16位I / O端口
20位加法和积累
完全兼容PDSP16112复杂乘法器
在片换挡结构的结果缩放
溢流检测
独立的三态输出和时钟
使2端口20MHz的操作
1.4微米CMOS
500mW的最大功率耗散
100 CQFP包
图1引脚连接 - 顶视图（ GC100 ）
相关产品
PDSP16112
PDSP16116
PDSP1601
PDSP16330
16× 12乘法器情结
16× 16复合乘法器
ALU和桶式移位器
毕达哥拉斯处理器
订购信息
工业级（-40
°
C至+ 85
°
C)
PDSP16318A/IG/GC1R
（ 20MHz的 - QFP ）
军事（ -55
°
C至+ 125
°
C)
PDSP16318/MC/GC1R
（ 10MHz的 - QFP
MIL STD 883C屏蔽）
N.B.可用的军用级部分的进一步细节
在一个单独的数据表
应用
高速复数FFT或的DFT
复杂的有限冲激响应（FIR）滤波
复共轭
复相关/卷积
A
REG
延迟
B
移
A
REG
C
A
移
B
REG
B
REG
D
图。 2 PDSP16318简化框图
1
PDSP16318/16318A
功能说明
该PDSP16318是一个双20位加法器/减法器
配置为支持复数运算。该设备可以是
每个分配到真实的或假想的加法器的使用
数据（例如，复共轭） ，整个装置分配
以实或虚部数据（如板蓝根2 Butterflys ）或每
配置蓄电池和分配给真正的加法器
或想象的数据（复杂的过滤器） 。每种模式
确保一个完整的20MHz的吞吐量是通过保持
两个加法器，第一个和最后一个模式，说明真正的复
操作，其中实部和虚部的数据由处理
的单个设备。
两个加法器/减法器可以被控制
通过ASR和ASI输入独立。这些控件
证A + B ， A - B，B - A或通过一个操作，其中A
输入到加法器，从输入多路转换而得。该
CLR
控制线允许两个累加器的结算
寄存器。所述两个多路复用器可以通过MS来控制
输入，从选择新的输入数据，或反馈的数据
累加器寄存器。该PDSP16318包含一个8位
周期偏移校正寄存器通过DEL控制选择。这
去偏移寄存器用于FFT的应用，以确保正确的
数据的相位还没有通过PDSP16112传递
复数乘法器。
从PDSP16318的16位输出与来自
由该加法器产生的20位结果。这三个位S2 ： 0
输入选择八个不同转移输出格式范围
从最显著16位， 20位的数据，以最少的
显著13位的20位数据。在这种模式下，第14 ，第15届
并输出的第16位被设置为零。所选择的移
被施加到两个加法器的输出，并判定函数
的OVR标志。在OVR标志被激活时，无论是
两个加法器产生的结果具有更显著
位数比从设备输出的16位的最高有效位。在这
方法无效时，数据出现在输出的所有情况
标记。
符号
A15:0
B15:0
C15:0
D15:0
CLK
CEA
CEB
OEC
OED
OVR
TYPE
输入
输入
产量
产量
输入
输入
输入
输入
输入
产量
描述
数据
呈现给该输入被装入在CLK的上升沿输入寄存器。 A15是MSB。
数据
呈现给该输入被装入在CLK的上升沿输入寄存器。 B15是MSB
并具有相同的权重为A15 。
新
数据
出现在后CLK的上升沿该输出。 C15是MSB。
新
数据
出现在后CLK的上升沿该输出。 C15是MSB。
公共时钟
所有内部寄存器
时钟使能：
当低的时钟输出到A输入寄存器使能。
时钟使能：
当低的时钟B输入寄存器使能。
OUTPUT ENABLE ：
异步三态输出控制：这个C输出为高阻
状态时，此输入为高。
OUTPUT ENABLE ：
异步三态输出控制：对D输出为高阻
状态时，此输入为高。
溢出标志：
该标志将变为高在这期间无论是输出数据溢出人数的周期
选择的范围或任加法结果溢出。新的OVR后出现的上升沿
CLK 。
加/减实：
控制输入为'真正的'加法器。此输入由时钟的上升沿锁存。
加/减的Imag ：
控制输入为'的Imag “加法。此输入由时钟的上升沿锁存。
累加器清除：
普通蓄电池明确两个加法器/减法器单元。此输入由锁存
CLK的上升沿。
MUX选择：
控制输入两个加法器多路复用器。此输入由CLK的上升沿锁存。
当高的反馈路径选择。
缩放控制：
此输入由被路由到输出端的20位加法器的结果选择16位字段。
此输入由CLK的上升沿锁存。
延时控制：
该输入选择延迟输入到实际加法器，用于涉及操作
PDSP16112 。此输入由CLK的上升沿锁存。
+ 5V电源：
双方的Vcc引脚必须连接。
0V电源：
这两个GND引脚都必须连接。
ASR1 ： 0
ASI1 ： 0
CLR
MS
S2:0
DEL
VCC
GND
输入
输入
输入
输入
输入
输入
动力
地
3
PDSP16318/16318A
GC引脚功能GC销
77
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
5
D7
D8
D9
D10
GND
VCC
D11
D12
D13
D14
D15
C15
C14
C13
C12
VCC
GND
C11
C10
C9
C8
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
功能GC销
C7
C6
C5
C4
C3
C2
C1
C0
OED
OEC
S2
S1
S0
MS
ASI1
ASI0
DEL
CLR
ASR1
ASR0
A0
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
功能GC引脚功能
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
CEA
B15
B14
B13
B12
B11
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
CLK
CEB
OVR
D0
D1
D2
D3
D4
D5
D6
器件的引脚陶瓷QFP （ GC100 ）
ASR或ASI
ASX1 ASX0
0
0
1
1
0
1
0
1
ALU功能
A + B
A
A-B
B-A
DEL
0
1
延迟复用控制
端口输入
推迟了端口输入
MS
0
1
real和imag “多路复用器控制
B端口输入/删除多路复用器的输出
累加器/ D accumualtor
S2:0
S2
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
19
15
18
14
15
17
13
14
15
16
12
13
14
15
15
11
12
13
14
15
14
10
11
12
13
14
15
13
9
10
11
12
13
14
15
12
8
9
10
11
12
13
14
15
11
7
8
9
10
11
12
13
14
加法结果
10
6
7
8
9
10
11
12
13
9
5
6
7
8
9
10
11
12
8
4
5
6
7
8
9
10
11
7
3
4
5
6
7
8
9
10
6
2
3
4
5
6
7
8
9
5
1
2
3
4
5
6
7
8
4
0
1
2
3
4
5
6
7
3
2
1
0
0
1
2
3
4
5
6
0
1
2
3
4
5
0
1
2
3
4
0
1
2
3
记
该表格示出了传递到D15的加法结果的部分：0和C15 ：0的输出。其中少于16个加法器位选择
输出数据补零。
4
PDSP16116/A/MC
16×16位乘法器情结
PDSP16116/A/MC
DS3858
ISSUE 3.0
2000年6月
该PDSP16116A将乘两个复杂的（ 16 + 16 ）位
字每50ns的，并且可以被配置为输出所述
在单个周期内完成复杂的（32 + 32）位的结果。该
数据格式是小数补码。
该PDSP16116 / A包含4个16 ×16阵列乘法器，
两个32位加法器/减法器，所有控制逻辑要求
支持块浮点运算中使用FFT
应用程序。在同一个PDSP16318组合，所述
PDSP16116A形成双芯片的10MHz复杂乘法器
累加器20位累加器寄存器和输出
转换器。在组合PDSP16116有两个
PDSP16318s和两个PDSP1601s形成一个完整的10MHz
沙参2 DIT FFT蝶形解决方案，完全支持模块
浮点运算。该PDSP16116 / A有
这是适合递归极高的吞吐量
算法，因为所有的计算都与单个执行
流水线延迟（ 2周期下通） 。
订购信息
PDSP16116 MC GC1R
PDSP16116 MC AC1R
10MHz
10MHz
MIL - 883筛选 -
陶瓷QFP
MIL - 883筛选 -
PGA封装
MIL - 883筛选 -
陶瓷QFP
MIL - 883筛选 -
PGA封装
PDSP16116A MC GC1R
20MHz
PDSP16116A MC AC1R20MHz
XR
XI
YR
YI
REG
REG
REG
REG
特点
s
s
s
s
s
s
s
s
s
s
复数（ 16 + 16 ）× （ 16 + 16 ）乘法
全部32位结果
20MHz的时钟速率
块浮点FFT蝶形支持
-1倍-1陷阱
二进制补码小数运算
TTL兼容的I / O
复共轭
2周期告吹
144针PGA或QFP封装
MULT
MULT
MULT
MULT
REG
REG
REG
REG
应用
+/-
移
+/-
移
s
s
s
s
s
快速傅立叶变换
数字滤波
雷达和声纳处理
仪器仪表
影像处理
REG
REG
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复杂的累加器
（16 + 16 ）×（ 12 + 12），复合乘法器
毕达哥拉斯处理器
ALU和桶式移位器
精密数字调制器
可编程FIR滤波器
单芯片FFT处理器
PR
PI
Fig.1简化框图
变更通知
的变更通知要求MIL - M- 38510将
这个设备类型实现的。知名客户会
自去年购买任何改动订货时进一步通知
如果显著改变已作出的部分。
转
日期
A
B
C
D
2000年1993年7月1998年10月JUN
1
PDSP16116/A/MC
该PDSP16116有许多专门针对功能
系统的应用程序。
1× -1陷阱
在利用二进制补码乘法运算
分数表示法中， 1× -1运算形成一个无效结果
为+1是不能表示的小数范围。该
PDSP16116 / A通过捕获的解决了这个问题
1× -1操作，迫使乘数效果，成为
最积极的表示数。
复共轭
许多利用复杂的算术算法要求
共轭复数数据流。此操作具有
传统上需要一个adiditional ALU乘以
-1虚部。该PDSP16116消除
对于额外的ALU要求，通过提供芯片复杂
无论是两个输入复杂的数据字的缀合
在不降低吞吐量。
轻松连接
如同所有的PDSP家庭成员的PDSP16116有
注册的I / O数据和控制。数据输入有
独立的时钟使能和数据输出有
独立的三态输出使能。
信号
XR15 ： 0
XI15 ： 0
YR15 ： 0
YI15 ： 0
PR15 ： 0
PI15 ： 0
CLK
CEX
CEY
CONx
康妮
圆
MBFP
SOBFP
EOPSS
AR15 ： 13
AI15 ： 13
WTA1 ： 0
WTB1 ： 0
WTOUT1 ： 0
SFTA1 ： 0
SFTR2 ： 0
GWR4 ： 0
OSEL1 ： 0
OER ， OEI
VDD
GND
TYPE
输入
输入
输入
输入
产量
产量
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
产量
输入
输入
动力
动力
描述
16位输入真正的X数据
16位输入IMAG X数据
16位输入reaal Y数据
16位输入IMAG Y数据
16位输出为真正的P数据
16位输出为IMG P数据
时钟，新的数据是在CLK的上升沿加载
时钟，使X -端口输入寄存器
时钟，使Y型端口输入寄存器
共轭X数据
共轭Y数据
大红大紫的真正& IMAG结果
模式选择（ BFP /普通）
开始BFP操作**
年底通**
3 MSB公司从一个字的实部**
3 MSB公司从一个字IMAG部分**
从A字的字标签
从B-字/换档控制字标记*
字标记输出**
移相控制的A-字/溢出标志*
按住Shift键控制蓄电池resul **
全球加权寄存器的内容**
选择所希望的输出配置
输出使
+ 5V电源的所有电源引脚
0V供应
必须连接
普通模式配置
配合低
配合低
配合低
配合低
配合低
配合低
*表示引脚进行中BFP /正常模式不同的功能。
**表示销仅用于BFP模式
Table.1信号说明
2
PDSP16116/A/MC
A
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
B
C
D
E
F
G
H
J
K
L
M
N
P
R
AC144 （ POWER）
144 I / O电源引脚栅格阵列封装引脚连接（底视图）
销1
销144
PIN 1 IDENT
（见注2 ）
GC144
引脚连接144 I / O陶瓷四方扁平封装（顶视图）
图3引脚连接图（不按比例） 。
4
PDSP16116/A/MC
GC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
AC
D3
C2
B1
D2
E3
C1
E2
D1
F2
F3
E1
G2
G3
F1
G1
H2
H1
H3
J3
J1
K1
J2
K2
K3
L1
L2
M1
N1
M2
L3
N2
P1
M3
N3
B2
A1
信号
PI14
PI15
WTOUT1
WTOUT0
SFTR0
SFTR1
SFTR2
OEI
GC
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
AC
N4
P3
R2
P4
N5
R3
P5
R4
N6
P6
R5
P7
N7
R6
R7
P8
R8
N8
N9
R9
R10
P9
P10
N10
R11
P11
R12
R13
P12
N11
P13
R14
N12
N13
P14
R15
信号GC
XI1
XI2
XI3
XI4
XI5
XI6
XI7
XI8
XI9
XI10
XI11
XI12
XI13
XI14
XI15
CEY
CEX
AC
信号
GC
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
AC
N14
M13
A14
B12
C11
A13
B11
A12
C10
B10
A11
B13
C12
A10
A9
B8
A8
C8
C7
A7
A6
B7
B6
C6
A5
B5
A4
A3
B4
C5
B3
A2
C4
C3
B9
C9
信号
V
DD
GND
PR13
PR12
PR11
PR10
PR9
PR8
PR7
PR6
PR5
GND
V
DD
PR4
PR3
PR2
PR1
PR0
PI0
PI1
PI2
PI3
PI4
V
DD
PI5
GND
PI6
PI7
PI8
PI9
PI10
PI11
PI12
PI13
GND
V
DD
CONx
康妮
圆
AI13
AI14
AI15
AR13
AR14
AR15
YI15
YI14
YI13
YI12
YI11
YI10
YI9
YI8
YI7
YI6
YI5
YI4
YI3
YI2
YI1
YI0
XI0
GND
V
DD
XR15
XR14
XR13
XR12
XR11
XR10
XR9
XR8
XR7
XR6
XR5
XR4
XR3
XR2
XR1
XR0
YR15
YR14
YR13
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
GND
P2
V
DD
R1
P15 YR12
M14 YR11
L13 YR10
YR9
N15
YR8
L14
YR7
M15
YR6
K13
YR5
K14
YR4
L15
YR3
J14
YR2
J13
YR1
K15
YR0
J15
H14
EOPSS
V
DD
H15
H13
SOBFP
G13 WTB1
G15 WTB0
F15 WTA1
G14 WTA0
F14 MBFP
CLK
F13
E15 OSEL1
E14 OSEL0
OER
D15
C15 SFTA0
D14 SFTA1
E13 GWR0
C14 GWR1
B15 GWR2
D13 GWR3
C13 GWR4
B14 PR15
A15 PR14
注。所有的GND和V
DD
引脚必须使用
图3A - 引脚连接为AC144 （电源）和GC144包
5
PDSP16318/13618A
PDSP16318/PDSP16318A
复杂的累加器
超前信息
1993年12月的数字视频& DSP芯片手册， HB3923-1替代版本
DS3708 - 1996年2.4月
该PDSP16318包含两个独立的20位加法器/
减法结合累加器寄存器和移位
结构。四端口结构允许20MHz的全
在整个FFT和过滤器的应用程序。
两PDSP16318As结合单个PDSP16112A
复乘法器提供一个完整的算术解
基数2 DIT FFT蝴蝶。一个新的复杂的蝴蝶的结果
可以生成每50ns的允许1K复杂的FFT是
在256μs执行。
PIN 1A INDEX MARK
开顶面
A
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G
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11 10 9
8 7
6
5 4
3
2
1
特点
s
s
s
s
s
s
s
s
s
s
全20MHz的整个FFT中的应用
四个独立的16位I / O端口
20位加法和积累
完全兼容PDSP16112复杂乘法器
在片换挡结构的结果缩放
溢流检测
独立的三态输出和时钟
使2端口20MHz的操作
1.4微米CMOS
500mW的最大功率耗散
84引脚PGA或QFP封装
AC84
图1引脚连接 - 底视图（ AC84 - PGA ）
应用
s
s
s
s
高速复数FFT或的DFT
复杂的有限冲激响应（FIR）滤波
复共轭
复相关/卷积
16× 12乘法器情结
16× 16复合乘法器
ALU和桶式移位器
毕达哥拉斯处理器
相关产品
PDSP16112
PDSP16116
PDSP1601
PDSP16330
图。 2 PDSP16318简化框图
1
PDSP16318/16318A
图。 3框图
功能说明
该PDSP16318是一个双20位加法器/减法器
配置为支持复数运算。该设备可以是
每个分配到真实的或假想的加法器的使用
数据（例如，复共轭） ，整个装置分配
以实或虚部数据（如板蓝根2 Butterflys ）或每
配置蓄电池和分配给真正的加法器
或想象的数据（复杂的过滤器） 。每种模式
确保一个完整的20MHz的吞吐量是通过保持
两个加法器，第一个和最后一个模式，说明真正的复
操作，其中实部和虚部的数据由处理
的单个设备。
两个加法器/减法器可以被控制
通过ASR和ASI输入独立。这些控件
证A + B ， A - B，B - A或通过一个操作，其中A
输入到加法器，从输入多路转换而得。该
CLR
控制线允许两个累加器的结算
寄存器。所述两个多路复用器可以通过MS来控制
输入，从选择新的输入数据，或反馈的数据
累加器寄存器。该PDSP16318包含一个8位
周期偏移校正寄存器通过DEL控制选择。这
去偏移寄存器用于FFT的应用，以确保正确的
数据的相位还没有通过PDSP16112传递
复数乘法器。
从PDSP16318的16位输出与来自
由该加法器产生的20位结果。这三个位S2 ： 0
输入选择八个不同转移输出格式范围
从最显著16位， 20位的数据，以最少的
显著13位的20位数据。在这种模式下，第14 ，第15届
并输出的第16位被设置为零。所选择的移
被施加到两个加法器的输出，并判定函数
的OVR标志。在OVR标志被激活时，无论是
两个加法器产生的结果具有更显著
位数比从设备输出的16位的最高有效位。在这
方法无效时，数据出现在输出的所有情况
标记。
2
PDSP16318/13618A
符号
A15:0
B15:0
C15:0
D15:0
CLK
CEA
CEB
OEC
OED
OVR
TYPE
输入
输入
产量
产量
输入
输入
输入
输入
输入
产量
描述
数据
呈现给该输入被装入在CLK的上升沿输入寄存器。 A15是MSB。
数据
呈现给该输入被装入在CLK的上升沿输入寄存器。 B15是MSB
并具有相同的权重为A15 。
新
数据
出现在后CLK的上升沿该输出。 C15是MSB。
新
数据
出现在后CLK的上升沿该输出。 C15是MSB。
公共时钟
所有内部寄存器
时钟使能：
当低的时钟输出到A输入寄存器使能。
时钟使能：
当低的时钟B输入寄存器使能。
OUTPUT ENABLE ：
异步三态输出控制：这个C输出为高阻
状态时，此输入为高。
OUTPUT ENABLE ：
异步三态输出控制：对D输出为高阻
状态时，此输入为高。
溢出标志：
该标志将变为高在这期间无论是输出数据溢出人数的周期
选择的范围或任加法结果溢出。新的OVR后出现的上升沿
CLK 。
加/减实：
控制输入为'真正的'加法器。此输入由时钟的上升沿锁存。
加/减的Imag ：
控制输入为'的Imag “加法。此输入由时钟的上升沿锁存。
累加器清除：
普通蓄电池明确两个加法器/减法器单元。此输入由锁存
CLK的上升沿。
MUX选择：
控制输入两个加法器多路复用器。此输入由CLK的上升沿锁存。
当高的反馈路径选择。
缩放控制：
此输入由被路由到输出端的20位加法器的结果选择16位字段。
此输入由CLK的上升沿锁存。
延时控制：
该输入选择延迟输入到实际加法器，用于涉及操作
PDSP16112 。此输入由CLK的上升沿锁存。
+ 5V电源：
双方的Vcc引脚必须连接。
0V电源：
这两个GND引脚都必须连接。
ASR1 ： 0
ASI1 ： 0
CLR
MS
S2:0
DEL
VCC
GND
输入
输入
输入
输入
输入
输入
动力
地
GG销
77
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
5
AC引脚功能GG针AC销
B2
C2
B1
C1
D2
D1
E3
E2
E1
F2
F3
G3
G1
G2
F1
H1
H2
J1
K1
J2
L1
D7
D8
D9
D10
GND
VCC
D11
D12
D13
D14
D15
C15
C14
C13
C12
VCC
GND
C11
C10
C9
C8
6
7
8
9
10
11
12
13
14
15
16
17
18
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20
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23
24
25
26
K2
K3
L2
L3
K4
L4
J5
K5
L5
K6
J6
J7
L7
K7
L6
L8
K8
L9
L10
K9
L11
功能GG针AC销
C7
C6
C5
C4
C3
C2
C1
C0
OED
OEC
S2
S1
S0
MS
ASI1
ASI0
DEL
CLR
ASR1
ASR0
A0
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
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48
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50
51
K10
J10
K11
J11
H10
H11
F10
G10
G11
G9
F9
F11
E11
E10
E9
D11
D10
C11
B11
C10
A11
功能GG针AC销
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
CEA
B15
B14
B13
B12
B11
56
57
58
59
60
61
62
63
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65
66
67
68
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70
71
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73
74
75
76
B10
B9
A10
A9
B8
A8
B6
B7
A7
C7
C6
A6
A5
B5
C5
A4
B4
A3
A2
B3
A1
功能
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
CLK
CEB
OVR
D0
D1
D2
D3
D4
D5
D6
器件的引脚陶瓷84 - 针PGA （ AC84 ）和陶瓷QFP （ GG100 ）
3
PDSP16318/16318A
记
该表格示出了传递到D15的加法结果的部分：0和C15 ：0的输出。其中少于16个加法器位选择
输出数据补零。
绝对最大额定值
（注1 ）
电源电压V
CC
-0.5V至7.0V
输入电压V
IN
-0.9V到V
CC
+0.9V
输出电压V
OUT
-0.9V到V
CC
+0.9V
每个引脚I钳位二极管电流
k
（见注2 ）
18mA
静电放电电压（ HMB ）V
STAT
500V
储存温度范围T
S
-65 ° C至+ 150°C
环境温度与
电源采用牛逼
AMB
产业
-40 ° C至+ 85°C
军事
-55 ° C至+ 125°C
结温
150°C
封装功耗P
合计
1000mW
热特性
套餐类型
LC
AC
θ
JC
° C / W
12
12
θ
JA
° C / W
35
36
笔记
1.超过这些额定值可能会造成永久性的损害。
在这些条件下的功能操作，是不是暗示。
2.最大功耗秒或1秒不能超过，只
一个输出到在任一时间进行测试。
3.如果长期工作在绝对最大额定值可能
影响器件的可靠性。
4
PDSP16318/16318A
PDSP16318/PDSP16318A
复杂的累加器
超前信息
替代版本DS3708 - 1996年2.4月
DS3708 - 1998年3.1月
该PDSP16318 / A包含两个独立的20位
加法/减法器结合累加器寄存器和
转向结构。四端口结构允许20MHz的全
在整个FFT和过滤器的应用程序。
两PDSP16318As结合单个PDSP16112A
复乘法器提供一个完整的算术解
基数2 DIT FFT蝴蝶。一个新的复杂的蝴蝶的结果
可以生成每50ns的允许1K复杂的FFT是
在256μs执行。
GC100
特点
s
s
s
s
s
s
s
s
s
s
s
s
s
s
全20MHz的整个FFT中的应用
四个独立的16位I / O端口
20位加法和积累
完全兼容PDSP16112复杂乘法器
在片换挡结构的结果缩放
溢流检测
独立的三态输出和时钟
使2端口20MHz的操作
1.4微米CMOS
500mW的最大功率耗散
100 CQFP包
图1引脚连接 - 顶视图（ GC100 ）
相关产品
PDSP16112
PDSP16116
PDSP1601
PDSP16330
16× 12乘法器情结
16× 16复合乘法器
ALU和桶式移位器
毕达哥拉斯处理器
订购信息
工业级（-40
°
C至+ 85
°
C)
PDSP16318A/IG/GC1R
（ 20MHz的 - QFP ）
军事（ -55
°
C至+ 125
°
C)
PDSP16318/MC/GC1R
（ 10MHz的 - QFP
MIL STD 883C屏蔽）
N.B.可用的军用级部分的进一步细节
在一个单独的数据表
应用
高速复数FFT或的DFT
复杂的有限冲激响应（FIR）滤波
复共轭
复相关/卷积
A
REG
延迟
B
移
A
REG
C
A
移
B
REG
B
REG
D
图。 2 PDSP16318简化框图
1
PDSP16318/16318A
功能说明
该PDSP16318是一个双20位加法器/减法器
配置为支持复数运算。该设备可以是
每个分配到真实的或假想的加法器的使用
数据（例如，复共轭） ，整个装置分配
以实或虚部数据（如板蓝根2 Butterflys ）或每
配置蓄电池和分配给真正的加法器
或想象的数据（复杂的过滤器） 。每种模式
确保一个完整的20MHz的吞吐量是通过保持
两个加法器，第一个和最后一个模式，说明真正的复
操作，其中实部和虚部的数据由处理
的单个设备。
两个加法器/减法器可以被控制
通过ASR和ASI输入独立。这些控件
证A + B ， A - B，B - A或通过一个操作，其中A
输入到加法器，从输入多路转换而得。该
CLR
控制线允许两个累加器的结算
寄存器。所述两个多路复用器可以通过MS来控制
输入，从选择新的输入数据，或反馈的数据
累加器寄存器。该PDSP16318包含一个8位
周期偏移校正寄存器通过DEL控制选择。这
去偏移寄存器用于FFT的应用，以确保正确的
数据的相位还没有通过PDSP16112传递
复数乘法器。
从PDSP16318的16位输出与来自
由该加法器产生的20位结果。这三个位S2 ： 0
输入选择八个不同转移输出格式范围
从最显著16位， 20位的数据，以最少的
显著13位的20位数据。在这种模式下，第14 ，第15届
并输出的第16位被设置为零。所选择的移
被施加到两个加法器的输出，并判定函数
的OVR标志。在OVR标志被激活时，无论是
两个加法器产生的结果具有更显著
位数比从设备输出的16位的最高有效位。在这
方法无效时，数据出现在输出的所有情况
标记。
符号
A15:0
B15:0
C15:0
D15:0
CLK
CEA
CEB
OEC
OED
OVR
TYPE
输入
输入
产量
产量
输入
输入
输入
输入
输入
产量
描述
数据
呈现给该输入被装入在CLK的上升沿输入寄存器。 A15是MSB。
数据
呈现给该输入被装入在CLK的上升沿输入寄存器。 B15是MSB
并具有相同的权重为A15 。
新
数据
出现在后CLK的上升沿该输出。 C15是MSB。
新
数据
出现在后CLK的上升沿该输出。 C15是MSB。
公共时钟
所有内部寄存器
时钟使能：
当低的时钟输出到A输入寄存器使能。
时钟使能：
当低的时钟B输入寄存器使能。
OUTPUT ENABLE ：
异步三态输出控制：这个C输出为高阻
状态时，此输入为高。
OUTPUT ENABLE ：
异步三态输出控制：对D输出为高阻
状态时，此输入为高。
溢出标志：
该标志将变为高在这期间无论是输出数据溢出人数的周期
选择的范围或任加法结果溢出。新的OVR后出现的上升沿
CLK 。
加/减实：
控制输入为'真正的'加法器。此输入由时钟的上升沿锁存。
加/减的Imag ：
控制输入为'的Imag “加法。此输入由时钟的上升沿锁存。
累加器清除：
普通蓄电池明确两个加法器/减法器单元。此输入由锁存
CLK的上升沿。
MUX选择：
控制输入两个加法器多路复用器。此输入由CLK的上升沿锁存。
当高的反馈路径选择。
缩放控制：
此输入由被路由到输出端的20位加法器的结果选择16位字段。
此输入由CLK的上升沿锁存。
延时控制：
该输入选择延迟输入到实际加法器，用于涉及操作
PDSP16112 。此输入由CLK的上升沿锁存。
+ 5V电源：
双方的Vcc引脚必须连接。
0V电源：
这两个GND引脚都必须连接。
ASR1 ： 0
ASI1 ： 0
CLR
MS
S2:0
DEL
VCC
GND
输入
输入
输入
输入
输入
输入
动力
地
3
PDSP16318/16318A
GC引脚功能GC销
77
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
5
D7
D8
D9
D10
GND
VCC
D11
D12
D13
D14
D15
C15
C14
C13
C12
VCC
GND
C11
C10
C9
C8
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
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23
24
25
26
功能GC销
C7
C6
C5
C4
C3
C2
C1
C0
OED
OEC
S2
S1
S0
MS
ASI1
ASI0
DEL
CLR
ASR1
ASR0
A0
31
32
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41
42
43
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45
46
47
48
49
50
51
功能GC引脚功能
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
CEA
B15
B14
B13
B12
B11
56
57
58
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60
61
62
63
64
65
66
67
68
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71
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B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
CLK
CEB
OVR
D0
D1
D2
D3
D4
D5
D6
器件的引脚陶瓷QFP （ GC100 ）
ASR或ASI
ASX1 ASX0
0
0
1
1
0
1
0
1
ALU功能
A + B
A
A-B
B-A
DEL
0
1
延迟复用控制
端口输入
推迟了端口输入
MS
0
1
real和imag “多路复用器控制
B端口输入/删除多路复用器的输出
累加器/ D accumualtor
S2:0
S2
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
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S0
0
1
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1
0
1
19
15
18
14
15
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13
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7
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12
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14
加法结果
10
6
7
8
9
10
11
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7
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12
8
4
5
6
7
8
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11
7
3
4
5
6
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6
2
3
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5
6
7
8
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5
1
2
3
4
5
6
7
8
4
0
1
2
3
4
5
6
7
3
2
1
0
0
1
2
3
4
5
6
0
1
2
3
4
5
0
1
2
3
4
0
1
2
3
记
该表格示出了传递到D15的加法结果的部分：0和C15 ：0的输出。其中少于16个加法器位选择
输出数据补零。
4
QQ：2880707522 复制
