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PDSP16256/A
可编程FIR滤波器
替代版本DS3709 5.1 1998年1月
DS3709 - 1998年6.0月
该PDSP16256包含16倍增 -
蓄能器,它可以多循环,以提供从16到
128级的数字滤波。输入数据和系数是
两者通过具有16位的二的补数表示
系数内部转换为12位并把结果
被累加到32位。
在系统中的16抽头模式下,器件的样品数据
高达25MHz的时钟速率。如果一个较低的采样率是可以接受的
然后级的数目可以在两个功率增大
最多128每次级的数目是
一倍,采样时钟速率必须相对于被减半
系统时钟。 128级采样时钟
因此,在系统时钟的1/8。
在所有的速度模式的设备可以级联,以提供
任何长度的过滤器,仅受的可能性
累加器溢出。 32位结果之间传递
没有任何中间缩放级联器件和
随后的精度损失。
该装置可以被配置为一个长滤波器或
两个独立的滤波器,在每个抽头数的一半。两
网络可以具有独立的输入和输出。
单个和级联器件可运行
十中抽一比二模式。输出速率是那么一半的输入
率,但两次级的数目是可能的,在一个给定的
采样率。以20MHz的时钟单一设备会以后,
例如,提供一个128级的低通滤波器,具有5MHz的
输入速率和2 · 5MHz的产出率。
系数的内部存储,并可以向下装
从主机系统或一个EPROM 。后者不需要
附加的支撑,并且被用在独立的应用程序。一
全系数集,然后在功率上自动加载
或在该系统的请求。单个EPROM可用于
提供的系数为至多16个设备。
EPROM
地址数据
变化
COEFF
POWER- ON
RESET
水库
输入
数据
PDSP
16256
EPROM
SCLK
GND
产量
数据
图。 1双过滤器的应用
EPROM
地址数据
变化
COEFF
POWER- ON
RESET
水库
系数
PDSP
16256
类似物
输入
ADC
EPROM
CLKOP
SCLK
GND
产量
数据
特点
s
十六互委会在单一设备
s
基本模式是在高达25MHz的16抽头滤波器
样品价格
s
可编程放弃128水龙头
采样率按比例减少到3 · 125MHz的
s
16位数据和32位累加器
s
可配置为一个长过滤器或两个半
长过滤器
s
抽取一比二选项将增加一倍滤波器长度
s
从主机系统或本地EPROM提供的系数
应用
s
高性能数字滤波器
s
脉冲压缩雷达和声纳
s
矩阵乘法
s
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图。 2典型系统中的应用
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商用( 0
°
C到
170
°
C)
PDSP16256A/C0/AC
为25MHz , PGA封装
工业( 240
°
C到
185
°
C)
PDSP16256 B0 / AC
20MHz的PGA封装
PDSP16256 B0 / GC
20MHz的QFP封装
军事( 255
°
C到
1125
°
C)
PDSP16256 MA / ACBR为20MHz ,符合MIL- STD- 883 *
(最新修订版) , PGA封装
PDSP16256 MA / GCPR为20MHz ,符合MIL- STD- 883 *
(最新修订版) , QFP封装
*请参阅
下面的电气特性进行进一步指出
在MIL -STD- 883的筛选信息
PDSP16256
信号
DA15 : 0
DB15 : 0
X31:0
16位数据输入总线网络A.
延迟的数据输出总线在单一过滤模式。连接到下一个设备的数据输入总线在一个
级联链。输入到网络B中的双过滤模式。
在单过滤模式扩展输入总线。连接在级联链中前一个滤波器的输出。
输入未用在一个单一的设备系统中或在级联链中的终端设备上。该
X总线提供了从网络B两个双模式的输出。
在单个过滤器模式下,该总线包含的主要设备输出。在双模式下,拥有网络A的输出
滤波器使能。所述第一高存在于一个SCLK上升沿限定所述第一数据样本。信号必须
保持活跃,而正在接收有效数据,必须是低,如果FRUN高。
延迟滤波器使能。这个输出被连接到所述过滤器使能的下一个设备的输入以级联
链向终端设备,并与多个独立的EPROM加载的移动时,
配置。它用于协调各装置内的控制逻辑。
选择上部或下部的系数行交换的集合。低选择较低的银行,高
上银行。
在EPROM中的负载模式下,当高该信号允许连续过滤操作来发生,而不需要
最初的FEN边缘。如果该设备不是单一的,界面或主设备,然后该引脚必须低。
就在SCLK上升沿该信号低将清除所有内部累加器。
DCLR
只需要保持
低为一个周期,信号的BUSY将指示当内部结算就完成了。经过一个明确的
使用的FEN设备必须重新同步到数据流中。建议在FEN被拉低
同时为清楚。 FEN然后可以采取高来同步数据流一旦忙了
返回低电平。
16位的系数输入总线。在操作的字节模式下, C15 : 8有其他用途,如在解释
文本。
系数地址总线。在EPROM模式A7 :0是一个EPROM地址输出。在远程主机
模式,他们是从主机输入。 A7的不使用时,系数被加载为16位字。
该引脚是在操作上类似于A 7: 0 ,并且提供一个更高阶地址位。当低系数
正在加载,当高控制寄存器加载。
在遥控模式下,该引脚为输入时,它使低负荷运行。在EPROM模式
这是一个输出,它提供了写使能为其他从站设备。
该引脚总是输入并且还必须是低的内部写操作发生。
当该引脚接低电平,系数加载两个8位字节。当该引脚为高电平它们加载
作为16位的字。在EPROM模式下,该引脚被忽略。
当该引脚接低电平系数加载从外部EPROM字节。该器件的输出
关于A7地址:0 。当该引脚为高电平系数必须从远程主站下载。他们可以再
单独地传送,而不是作为一个完整的集合。
主系统时钟;所有的操作都同步于该时钟。时钟速率必须是1,2,
4 ,或8倍所需的数据取样速率。所用的系数取决于所需的滤波器长度。
这个输出中,当用来使SCLK,可以提供一个数据采样时钟。它具有分割的效果
SCLK的1个,2个, 4个或8根据所选择的滤波器模式速率。
三态使能为F总线。当高输出将是高阻抗。
OEN
注册到
设备,因此不会生效,直到第一个SCLK上升沿
有关此信号的高表示该设备正在完成内部操作,尚未能接受
新的数据。在自动EPROM装载信号时,复位和累加器清零。
当该引脚为低电平时,控制逻辑和累加器复位。在EPROM模式下,将启动一个负载
序列时变高。
描述
F31:0
FEN
DFEN
SWAP
FRUN
DCLR
C15:0
A7:0
CCS
CS
字节
EPROM
SCLK
CLKOP
OEN
水库
笔记
1.未使用的总线(如X31 :0时,该设备被配置成在单个或终止模式)可以被设置为任何值。然而,他们应该是
保持在一个有效的逻辑电平,以避免增加功率消耗。
2.为了确保正确的输入电压阈值保持所有的V
DD
和GND引脚都必须连接到适当的电源层和接地层。
表1引脚说明
2
PDSP16256
R
P
N
M
L
K
J
H
EXTRA PIN D4 ,
连到D3
G
F
E
D
C
B
A
AC144
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
图。 144针PGA封装3A引脚连接(底视图)
PIN 1 INDEX
销1
销172
GC172
图。 3B引脚的172引脚QFP封装的连接(顶视图)
图。 3引脚连接图(不按比例) 。见表1信号说明和表2引脚。
3
PDSP16256
GG
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
AC
A15
B15
D13
C14
G15
C15
D14
J15
E13
D15
E14
E15
F13
F14
F15
-
G14
G13
H14
-
H15
H13
J14
K15
-
J13
K14
-
L15
K13
L14
M15
L13
M14
N15
-
N14
M13
P15
-
P14
N13
R15
信号
F0
F1
F2
F3
V
DD
F4
F5
GND
F6
F7
F8
F9
F10
F11
F12
GND
F13
F14
F15
V
DD
F16
F17
F18
F19
V
DD
F20
F21
GND
F22
F23
F24
F25
F26
F27
F28
GND
F29
F30
F31
V
DD
FEN
DFEN
DCLR
GG
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
AC
R14
-
N12
P13
-
R13
P12
N11
R12
P11
R11
R9
N10
P10
R10
P9
R7
N9
P8
R8
N8
P7
R6
-
N7
P6
R5
N6
P5
R4
-
N5
P4
R3
P3
N4
-
R2
P2
N3
-
-
R1
信号
SWAP
GND
OEN
GG
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
AC
P1
-
-
N2
N1
M2
-
L3
M1
M3
-
L2
L1
K3
K2
K1
J2
J3
G1
H2
H1
J1
H3
G2
F1
G3
-
F2
E1
F3
E2
D1
-
E3
D2
C1
C2
D3
B1
B2
-
C3
-
信号
C15
GND
GND
GG
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
AC
-
A1
A2
-
C4
B3
A3
B4
C5
A4
-
B5
A5
A7
C6
B6
A6
B7
C7
B8
A9
A8
C8
B9
A10
C9
B10
A11
C10
-
B11
A12
C11
-
B12
A13
B13
C12
A14
-
B14
-
C13
信号
GND
X0
V
DD
X1
X2
X3
X4
X5
X6
GND
X7
X8
V
DD
X9
X10
X11
X12
X13
X14
GND
X15
X16
X17
X18
X19
X20
X21
X22
GND
X23
X24
X25
V
DD
X26
X27
X28
X29
X30
GND
X31
V
DD
FRUN
CLKOP
V
DD
DA0
DA1
DA2
DA3
DA4
DA5
GND
DA6
DA7
DA8
DA9
V
DD
DA10
DA11
DA12
DA13
DA14
DA15
GND
C0
C1
C2
C3
C4
C5
V
DD
C6
C7
C8
C9
C10
GND
C11
C12
C13
V
DD
GND
C14
CCS
CS
V
DD
水库
SLCK
GND
V
DD
字节
EPROM
A0
A1
A2
A3
A4
V
DD
A5
A6
GND
A7
DB0
DB1
DB2
GND
DB3
DB4
DB5
DB6
DB7
V
DD
DB8
DB9
DB10
DB11
DB12
DB13
DB14
GND
DB15
V
DD
注。所有的GND和V
DD
引脚必须使用
表2引脚连接的AC144和GC172包
4
PDSP16256
DA15 : 0
F31:0
OEN
SCLK
FRUN
SWAP
A7:0
C15:0
CCS
CS
字节
EPROM
FEN
DFEN
DCLR
水库
A
系数
存储
控制
模式
MUX
B
单身
模式
CLKOP
DB15 : 0
X31:0
图。 4框图
操作概述
该PDSP16256是一个应用程序特定的FIR滤波器的使用
在高性能的数字信号处理系统。
采样率可以高达25MHz 。该装置提供了
过滤功能,无需任何软件开发,以及
选项只需通过加载控制寄存器选择。该
设备可以被用户配置为一个单一的过滤器,或作为两种
单独的过滤器。后者可以提供两个独立的过滤器
为IQ的拆分,或之后的同相和正交信道
可以提供在级联两个滤波器更大的阻带
排斥反应。
该器件的系统时钟,速率高达
25MHz的。这个时钟必须是1 ,2,4 ,或所要求的8倍
采样频率时,具有较高的繁殖率
在较低的费用制造更长滤波器网络
采样率。设备可以级联到
产生较长的滤波器长度。这是可以实现
而不需要任何附加的外部数据的延迟,并且所有
单个设备的选择仍然可用。
连续输入被接受,并连续结果
内部流水线延迟之后产生的。连接可以是
直接向一个A -D转换器。过滤操作可以是
同步到过滤器使能信号( FEN ),其阳性
边沿标志着第一个数据样本。内部乘法器
累加器阵列可以清除一个专用的输入。这
如果在正常得到错误的结果是必需的
数据'通过冲洗“是不允许在系统中。
系数可从使用一台主机系统被装载
常规外设接口和独立的数据总线。
可选地,它们可以被加载为从一个字节一组完整
广EPROM 。该装置产生的地址为EPROM的
和BUSY输出指示转移正在发生。向上
至16的设备可以从一个已提供的它们的系数
单EPROM 。这些设备不必是一部分
相同的滤波器网络。
各图中所示的滤波器网络。 4包含八个
收缩压乘数累加器阶段;有四个例子
阶段示于图。 5.输入数据流通过延迟
线的,并呈现为乘法与所需
系数。这被添加到从该任一的最后结果
累加器或从以前的储液器的结果。该
筛选结果沿加法器的数据采样速率前进。
如果采样率等于SCLK被一分为四,例如
于是累积的结果传递到下一阶段
每四个周期。所描述的结构是高效
当用来计算连续输入筛选结果
数据。
一个全面的数字滤波器设计程序可
对于PC兼容机。这将优化过滤器
系数抽头所需的过滤器的类型和编号
可在PDSP16256内的所选采样率
装置。一个EPROM文件中可以自动生成
摩托罗拉S记录格式。
5
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