【集成电路PDI1394P25BY1端口400 Mbps的物理层接口产品数据2002年10月11日飞利】,IC型号PDI1394P25BY,PDI1394P25BY PDF资料,PDI1394P25BY经销商,ic,电子元器件-51电子网

集成电路

PDI1394P25BY

1端口400 Mbps的物理层接口

产品数据

2002年10月11日

飞利浦

半导体

飞利浦半导体

产品数据

1端口400 Mbps的物理层接口

PDI1394P25BY

1.0功能

完全支持IEEE 1394-1995标准的规定高

高性能串行总线和P1394a -2000

该IEEE 1394标准。

标准

而通电且连接到总线，将不能驱动TPBIAS

连接端口上，即使在接收到传入的偏置电压

端口

完全兼容的火线和i.LINK实现

全P1394a支持包括：

–

连接去抖

–

仲裁短复位

–

多速串联

–

仲裁加速

–

飞通过串联

–

端口禁用/暂停/恢复

支持扩展的偏置握手时，可增强

与摄录一体机的互操作性

接口的链路层控制器支持低成本总线持有人

隔离和可选附件J电气隔离

通过在2/4/8平行线数据接口的链路层控制器

49.152兆赫

低成本24.576 MHz晶振提供传输，在接收数据

100/200/400 Mbps的，并在49.152 MHz的链路层控制器时钟

提供1 1394A完全兼容的电缆端口处

100/200/400 Mbps的。可以用作一个端口的PHY而不

使用的任何额外的外部元件

不需要外部滤波电容的锁相环

互操作与使用3.3 V和5 V链路层控制器

耗材

完全符合开放式人机交互的要求

断电功能，在电池供电的节能

应用包括：

–

自动装置断电时暂停

–

设备断电端

–

通过LPS Link接口禁用

–

活动端口已关闭

能够与其他物理层（PHY ），使用3.3 V和

5 V电源

节点的功率等级信息信号系统电源

管理

寄存器位给竞争者位的软件控制，功率等级

位，链路有效位，而1394的功能

逻辑执行系统初始化和仲裁职能

包括用于数据选通位电平进行编码和解码功能

编码

2.0说明

该PDI1394P25BY提供了数字和模拟收发器

函数，以便实现在一个基于电缆的一个端口的节点需要

IEEE 1394-1995和/或1394的网络。收发器包括

电路来监控根据需要进行初始化的线路条件，并

仲裁和数据包的接收和发送。该

PDI1394P25设计有一个链路层控制器的接口

（LLC），如PDI1394L40或PDI1394L41 。

再同步到本地时钟输入数据

单3.3伏电源供电

最小V

2.7 V的尾丝的功率消耗设备

3.0订购信息

包

48引脚塑料LQFP

温度范围

°C

+70

°C

订货编号

PDI1394P25BY

PKG 。 DWG 。＃

SOT313-2

实现技术涵盖苹果电脑股份有限公司和SGS汤普森有限公司一项或多项专利。

FireWire是苹果电脑公司的i.LINK的商标是索尼公司的商标。

2002年10月11日

飞利浦半导体

产品数据

1端口400 Mbps的物理层接口

PDI1394P25BY

4.0 LQFP引脚配置

41 PLLGND

40 PLLV

47 DGND

46 DGND

45 DV

44 DV

48 LREQ

37 RESET

39 N / C

43 XO

系统时钟

CTL0

CTL1

42席

38 N / C

36 AGND

34 R1

33 R0

32 AGND

31 TPBIAS

PDI1394P25BY

30 TPA0 +

29 TPA0-

28 TPB0 +

27 TPB0-

26 AGND

LPS 13

DGND 14

C / LKON 15

PC0 16

PC1 17

PC2 18

ISO 19

CPS 20

N / C 22

桥23

TEST0 24

SV01920

2002年10月11日

飞利浦半导体

产品数据

1端口400 Mbps的物理层接口

PDI1394P25BY

5.0引脚说明

名字

PIN TYPE

LQFP

针

号码

26, 32,

25, 35

I / O

描述

AGND

供应

—

模拟电路的接地端子。这些端子可以一起连接到所述低

阻抗电路板的接地平面。

模拟电路的电源端子。高频率的去耦电容的组合

每一侧都建议，如并联0.1

0.001

这些电源端子

从PLLV分离

和DV

器件内部提供噪声隔离。

它们应该在对电路板的低阻抗点被捆扎。

桥的输入。此输入用于设置位于所述Bridge_Aware位

供应商相关的寄存器第7页，基地址1001

，位6位和7此引脚

在硬件复位采样（ RESET低）。当桥脚接低电平（或

通过1 kΩ电阻，以适应其他厂商的引脚兼容芯片）中，

Bridge_Aware位被设置为“00”表示“非桥接装置”。当桥销

绑高， Bridge_Aware位设置为“11 ”表示“ 1394.1桥兼容”

装置。的Bridge_Aware位的默认设置可以通过书面形式向被覆盖

19.

总线管理器的竞争者编程输入和链接输出。在硬件复位时，这

终端用于设置期间自ID指示的竞争者状态的默认值。

编程是通过一个10 kΩ电阻追平了终端到高（竞争者）做

或低（非竞争者）。电阻器允许链路上输出来覆盖输入。

如果此引脚连接到LLC驱动器引脚用于设置公交经理/ IRM竞争者的地位，

然后10 kΩ串联电阻应放在对PHY和LLC之间的这条线

为防止可能出现的争用。在这种情况下。中提到的上拉或下拉低电阻

上段不应使用。请参考图9 。

以下硬件复位时，该终端是链路上输出，这是用来通知

有限责任公司以电和被激活。链路上的输出是一个方波信号

一段大约163纳秒（ 8系统时钟周期）时有效。链路上的输出是

否则驱动为低电平，除了在硬件复位时为高阻态。

如果LLC是无效的链接，在输出被激活（ LPS不活动或LCtrl位清零）

当：

一） PHY接收链路物理层上的数据包发往这个节点，

二） PEI （端口中断事件）寄存器位为1 ，或

C）任何CTOI （配置超时中断）的， CPSI （电缆电源状态中断），

或Stoi旅馆（状态超时中断）寄存器位是1， RPIE （恢复端口

中断使能）寄存器位也是1 。

一旦被激活，链路上输出将继续有效，直到在LLC变成激活状态（既

LPS激活， LCtrl位设置）。该PHY也拉高链路上输出时，

发生总线复位，除非链路上输出，否则会被激活，因为一

中断位被置位（即链路上输出有效纯粹由于链路上的接收

PHY分组）。

注意：如果一个中断条件的存在，否则将导致的链路上输出到

被激活，如果LLC的是不活动的，则链接上输出将被激活时， LLC。

随后变为无效。

桥

CMOS

C / LKON

CMOS 5 V TOL

I / O

CPS

CMOS

电缆电源状态输入。此端通过通常连接到电缆的功率

390 kΩ的电阻。该电路驱动用于检测所述内部比较

在场的电力电缆。

控制I / O操作。该PDI1394P25之间的这些双向信号控制通信

和LLC 。总线持有者内置到这些终端。

数据I / O操作。这些是PDI1394P25和LLC之间的双向数据信号。

总线持有者内置到这些终端。未使用的DN引脚应拉至地面

通过10 kΩ的电阻。

数字电路的接地端子。这些端子可以一起连接到所述低

阻抗电路板的接地平面。

数字电路电源端子。高频去耦电容的组合

附近的IC封装的每一侧都建议，如并联0.1

0.001

低频率10

滤波电容也推荐。这些电源端子

从PLLV分离

和AV

器件内部提供噪声隔离。

它们应该在对电路板的低阻抗点被捆扎。

CTL0,

CTL1

D0–D7

CMOS 5 V TOL

2, 3

4, 5, 6, 7,

8, 9, 10,

14, 46,

21, 44,

I / O

DGND

供应

—

2002年10月11日

飞利浦半导体

产品数据

1端口400 Mbps的物理层接口

PDI1394P25BY

名字

PIN TYPE

LQFP

针

号码

I / O

描述

ISO

CMOS

Link接口的隔离控制输入。此终端控制输出的操作

对CTL和D端子分化的逻辑。如果该类型的一个可选的隔离层

在IEEE标准1394-1995是PDI1394P25之间实现附件J描述

和LLC的ISO端子应接低电平，使差异化的逻辑。如果没有

隔离栅实现（直接连接），或者总线保持隔离的实现，

在ISO端子应接高电平，禁止分化的逻辑。

链路功率状态输入。该终端用于监控的主动/电源状态

链路层控制器，并控制所述PHY - LLC接口的状态。此端子

连接到任何在V

通过一个10 kΩ电阻供应有限责任公司，或脉冲

输出的LLC电源时，这是积极的。的脉冲信号时，应使用一个

的有限责任公司和PHY之间存在隔离屏障。（参见图8）

脂多糖输入被认为是不活动的，如果它是低采样由PHY超过2.6

（ 128系统时钟周期），并且被认为是积极的，否则（即断言稳定高或

振荡信号具有低时间小于2.6

s).

脂多糖输入必须是高的，至少

来保证21纳秒，以被观察为由PHY高。

当PDI1394P25检测LPS的是不活动的，将放置在PHY - LLC接口

进入低功率复位状态。在复位状态下， CTL和D输出的逻辑举行

零状态和LREQ输入被忽略;然而， SYSCLK的输出仍然有效。如果

脂多糖输入保持低电平的时间超过26

（ 1280 SYSCLK周期）时，PHY - LLC

接口被置于低功耗禁用状态，其中SYSCLK的输出也保持

无效。该PHY - LLC接口被放置到在硬件复位禁用状态。

该有限责任公司被认为是积极的，如果只输入LPS同时处于活动状态， LCtrl寄存器位

被设置为1 ，并且被认为是不活动的，如果任一所述的LPS输入无效或LCtrl寄存器

位清0 。

LPS

CMOS 5 V TOL

LREQ

CMOS 5 V TOL

无连接

22, 38,

—

LLC请求输入。在LLC使用此输入以启动服务请求到

PDI1394P25 。总线保持器被内置于该端子。

这些引脚内部没有连接，因此是“无关” 。

其他

供应商的引脚兼容的芯片，可能需要连接和外部电路

这些引脚。

电力类节目的投入。在硬件复位时，这些输入设置的默认值

在自ID信息的功率等级来表示。编程是通过把终端做高

或低。参考表21，用于编码。

掉电输入。逻辑高电平这个终端上关闭所有内部电路。

PLL电路接地端子。这些端子可以一起连接到所述低

阻抗电路板的接地平面。

PLL电路电源端子。高频去耦电容的组合，近

每个终端都建议，如并联0.1

0.001

这些供应

端子从DV的分离

和AV

器件内部提供噪音

隔离。它们应该在对电路板的低阻抗点被捆扎。

逻辑复位输入。声称该终端的低复位内部逻辑。一个内部上拉

电阻TO V

设置成只有一个外部延迟电容是需要适当的

电操作。欲了解更多信息，请参见第17.2 。此输入其他情况

标准施密特逻辑输入，并且还可以通过一个漏极开路型驱动器来驱动。

电流设定电阻器引脚，这些引脚被连接到外部电阻来设置

内部工作电流和电缆驱动器的输出电流。 6.34千欧的电阻

±1%

需要满足IEEE 1394-1995标准。输出电压范围。

系统时钟输出。提供了一个49.152 MHz的时钟信号，数据同步

转移，对有限责任公司。

测试控制输入。该输入用于在制造PDI1394P25的测试。为

正常使用时，该端子应连接到GND 。

双绞线差分信号端子。每对正板上的走线

和负差分信号端子应保持一致，并尽可能地短

柯吨

ossible

到外部负载电阻和所述线缆连接器。

双绞线电缆B差分信号端子。每对正板上的走线

和负差分信号端子应保持一致，并尽可能地短

柯吨

ossible

到外部负载电阻和所述线缆连接器。

PC0

PC1

PC2

PLLGND

PLLV

CMOS 5 V TOL

供应

—

RESET

CMOS 5 V TOL

系统时钟

TEST0

TPA0+

TPA0–

TPB0+

TPB0–

BIAS

—

CMOS

电缆

I / O

2002年10月11日

集成电路

PDI1394P25BY

1端口400 Mbps的物理层接口

产品数据

2002年10月11日

飞利浦

半导体

飞利浦半导体

产品数据

1端口400 Mbps的物理层接口

PDI1394P25BY

1.0功能

完全支持IEEE 1394-1995标准的规定高

高性能串行总线和P1394a -2000

该IEEE 1394标准。

标准

而通电且连接到总线，将不能驱动TPBIAS

连接端口上，即使在接收到传入的偏置电压

端口

完全兼容的火线和i.LINK实现

全P1394a支持包括：

–

连接去抖

–

仲裁短复位

–

多速串联

–

仲裁加速

–

飞通过串联

–

端口禁用/暂停/恢复

支持扩展的偏置握手时，可增强

与摄录一体机的互操作性

接口的链路层控制器支持低成本总线持有人

隔离和可选附件J电气隔离

通过在2/4/8平行线数据接口的链路层控制器

49.152兆赫

低成本24.576 MHz晶振提供传输，在接收数据

100/200/400 Mbps的，并在49.152 MHz的链路层控制器时钟

提供1 1394A完全兼容的电缆端口处

100/200/400 Mbps的。可以用作一个端口的PHY而不

使用的任何额外的外部元件

不需要外部滤波电容的锁相环

互操作与使用3.3 V和5 V链路层控制器

耗材

完全符合开放式人机交互的要求

断电功能，在电池供电的节能

应用包括：

–

自动装置断电时暂停

–

设备断电端

–

通过LPS Link接口禁用

–

活动端口已关闭

能够与其他物理层（PHY ），使用3.3 V和

5 V电源

节点的功率等级信息信号系统电源

管理

寄存器位给竞争者位的软件控制，功率等级

位，链路有效位，而1394的功能

逻辑执行系统初始化和仲裁职能

包括用于数据选通位电平进行编码和解码功能

编码

2.0说明

该PDI1394P25BY提供了数字和模拟收发器

函数，以便实现在一个基于电缆的一个端口的节点需要

IEEE 1394-1995和/或1394的网络。收发器包括

电路来监控根据需要进行初始化的线路条件，并

仲裁和数据包的接收和发送。该

PDI1394P25设计有一个链路层控制器的接口

（LLC），如PDI1394L40或PDI1394L41 。

再同步到本地时钟输入数据

单3.3伏电源供电

最小V

2.7 V的尾丝的功率消耗设备

3.0订购信息

包

48引脚塑料LQFP

温度范围

°C

+70

°C

订货编号

PDI1394P25BY

PKG 。 DWG 。＃

SOT313-2

实现技术涵盖苹果电脑股份有限公司和SGS汤普森有限公司一项或多项专利。

FireWire是苹果电脑公司的i.LINK的商标是索尼公司的商标。

2002年10月11日

飞利浦半导体

产品数据

1端口400 Mbps的物理层接口

PDI1394P25BY

4.0 LQFP引脚配置

41 PLLGND

40 PLLV

47 DGND

46 DGND

45 DV

44 DV

48 LREQ

37 RESET

39 N / C

43 XO

系统时钟

CTL0

CTL1

42席

38 N / C

36 AGND

34 R1

33 R0

32 AGND

31 TPBIAS

PDI1394P25BY

30 TPA0 +

29 TPA0-

28 TPB0 +

27 TPB0-

26 AGND

LPS 13

DGND 14

C / LKON 15

PC0 16

PC1 17

PC2 18

ISO 19

CPS 20

N / C 22

桥23

TEST0 24

SV01920

2002年10月11日

飞利浦半导体

产品数据

1端口400 Mbps的物理层接口

PDI1394P25BY

5.0引脚说明

名字

PIN TYPE

LQFP

针

号码

26, 32,

25, 35

I / O

描述

AGND

供应

—

模拟电路的接地端子。这些端子可以一起连接到所述低

阻抗电路板的接地平面。

模拟电路的电源端子。高频率的去耦电容的组合

每一侧都建议，如并联0.1

0.001

这些电源端子

从PLLV分离

和DV

器件内部提供噪声隔离。

它们应该在对电路板的低阻抗点被捆扎。

桥的输入。此输入用于设置位于所述Bridge_Aware位

供应商相关的寄存器第7页，基地址1001

，位6位和7此引脚

在硬件复位采样（ RESET低）。当桥脚接低电平（或

通过1 kΩ电阻，以适应其他厂商的引脚兼容芯片）中，

Bridge_Aware位被设置为“00”表示“非桥接装置”。当桥销

绑高， Bridge_Aware位设置为“11 ”表示“ 1394.1桥兼容”

装置。的Bridge_Aware位的默认设置可以通过书面形式向被覆盖

19.

总线管理器的竞争者编程输入和链接输出。在硬件复位时，这

终端用于设置期间自ID指示的竞争者状态的默认值。

编程是通过一个10 kΩ电阻追平了终端到高（竞争者）做

或低（非竞争者）。电阻器允许链路上输出来覆盖输入。

如果此引脚连接到LLC驱动器引脚用于设置公交经理/ IRM竞争者的地位，

然后10 kΩ串联电阻应放在对PHY和LLC之间的这条线

为防止可能出现的争用。在这种情况下。中提到的上拉或下拉低电阻

上段不应使用。请参考图9 。

以下硬件复位时，该终端是链路上输出，这是用来通知

有限责任公司以电和被激活。链路上的输出是一个方波信号

一段大约163纳秒（ 8系统时钟周期）时有效。链路上的输出是

否则驱动为低电平，除了在硬件复位时为高阻态。

如果LLC是无效的链接，在输出被激活（ LPS不活动或LCtrl位清零）

当：

一） PHY接收链路物理层上的数据包发往这个节点，

二） PEI （端口中断事件）寄存器位为1 ，或

C）任何CTOI （配置超时中断）的， CPSI （电缆电源状态中断），

或Stoi旅馆（状态超时中断）寄存器位是1， RPIE （恢复端口

中断使能）寄存器位也是1 。

一旦被激活，链路上输出将继续有效，直到在LLC变成激活状态（既

LPS激活， LCtrl位设置）。该PHY也拉高链路上输出时，

发生总线复位，除非链路上输出，否则会被激活，因为一

中断位被置位（即链路上输出有效纯粹由于链路上的接收

PHY分组）。

注意：如果一个中断条件的存在，否则将导致的链路上输出到

被激活，如果LLC的是不活动的，则链接上输出将被激活时， LLC。

随后变为无效。

桥

CMOS

C / LKON

CMOS 5 V TOL

I / O

CPS

CMOS

电缆电源状态输入。此端通过通常连接到电缆的功率

390 kΩ的电阻。该电路驱动用于检测所述内部比较

在场的电力电缆。

控制I / O操作。该PDI1394P25之间的这些双向信号控制通信

和LLC 。总线持有者内置到这些终端。

数据I / O操作。这些是PDI1394P25和LLC之间的双向数据信号。

总线持有者内置到这些终端。未使用的DN引脚应拉至地面

通过10 kΩ的电阻。

数字电路的接地端子。这些端子可以一起连接到所述低

阻抗电路板的接地平面。

数字电路电源端子。高频去耦电容的组合

附近的IC封装的每一侧都建议，如并联0.1

0.001

低频率10

滤波电容也推荐。这些电源端子

从PLLV分离

和AV

器件内部提供噪声隔离。

它们应该在对电路板的低阻抗点被捆扎。

CTL0,

CTL1

D0–D7

CMOS 5 V TOL

2, 3

4, 5, 6, 7,

8, 9, 10,

14, 46,

21, 44,

I / O

DGND

供应

—

2002年10月11日

飞利浦半导体

产品数据

1端口400 Mbps的物理层接口

PDI1394P25BY

名字

PIN TYPE

LQFP

针

号码

I / O

描述

ISO

CMOS

Link接口的隔离控制输入。此终端控制输出的操作

对CTL和D端子分化的逻辑。如果该类型的一个可选的隔离层

在IEEE标准1394-1995是PDI1394P25之间实现附件J描述

和LLC的ISO端子应接低电平，使差异化的逻辑。如果没有

隔离栅实现（直接连接），或者总线保持隔离的实现，

在ISO端子应接高电平，禁止分化的逻辑。

链路功率状态输入。该终端用于监控的主动/电源状态

链路层控制器，并控制所述PHY - LLC接口的状态。此端子

连接到任何在V

通过一个10 kΩ电阻供应有限责任公司，或脉冲

输出的LLC电源时，这是积极的。的脉冲信号时，应使用一个

的有限责任公司和PHY之间存在隔离屏障。（参见图8）

脂多糖输入被认为是不活动的，如果它是低采样由PHY超过2.6

（ 128系统时钟周期），并且被认为是积极的，否则（即断言稳定高或

振荡信号具有低时间小于2.6

s).

脂多糖输入必须是高的，至少

来保证21纳秒，以被观察为由PHY高。

当PDI1394P25检测LPS的是不活动的，将放置在PHY - LLC接口

进入低功率复位状态。在复位状态下， CTL和D输出的逻辑举行

零状态和LREQ输入被忽略;然而， SYSCLK的输出仍然有效。如果

脂多糖输入保持低电平的时间超过26

（ 1280 SYSCLK周期）时，PHY - LLC

接口被置于低功耗禁用状态，其中SYSCLK的输出也保持

无效。该PHY - LLC接口被放置到在硬件复位禁用状态。

该有限责任公司被认为是积极的，如果只输入LPS同时处于活动状态， LCtrl寄存器位

被设置为1 ，并且被认为是不活动的，如果任一所述的LPS输入无效或LCtrl寄存器

位清0 。

LPS

CMOS 5 V TOL

LREQ

CMOS 5 V TOL

无连接

22, 38,

—

LLC请求输入。在LLC使用此输入以启动服务请求到

PDI1394P25 。总线保持器被内置于该端子。

这些引脚内部没有连接，因此是“无关” 。

其他

供应商的引脚兼容的芯片，可能需要连接和外部电路

这些引脚。

电力类节目的投入。在硬件复位时，这些输入设置的默认值

在自ID信息的功率等级来表示。编程是通过把终端做高

或低。参考表21，用于编码。

掉电输入。逻辑高电平这个终端上关闭所有内部电路。

PLL电路接地端子。这些端子可以一起连接到所述低

阻抗电路板的接地平面。

PLL电路电源端子。高频去耦电容的组合，近

每个终端都建议，如并联0.1

0.001

这些供应

端子从DV的分离

和AV

器件内部提供噪音

隔离。它们应该在对电路板的低阻抗点被捆扎。

逻辑复位输入。声称该终端的低复位内部逻辑。一个内部上拉

电阻TO V

设置成只有一个外部延迟电容是需要适当的

电操作。欲了解更多信息，请参见第17.2 。此输入其他情况

标准施密特逻辑输入，并且还可以通过一个漏极开路型驱动器来驱动。

电流设定电阻器引脚，这些引脚被连接到外部电阻来设置

内部工作电流和电缆驱动器的输出电流。 6.34千欧的电阻

±1%

需要满足IEEE 1394-1995标准。输出电压范围。

系统时钟输出。提供了一个49.152 MHz的时钟信号，数据同步

转移，对有限责任公司。

测试控制输入。该输入用于在制造PDI1394P25的测试。为

正常使用时，该端子应连接到GND 。

双绞线差分信号端子。每对正板上的走线

和负差分信号端子应保持一致，并尽可能地短

柯吨

ossible

到外部负载电阻和所述线缆连接器。

双绞线电缆B差分信号端子。每对正板上的走线

和负差分信号端子应保持一致，并尽可能地短

柯吨

ossible

到外部负载电阻和所述线缆连接器。

PC0

PC1

PC2

PLLGND

PLLV

CMOS 5 V TOL

供应

—

RESET

CMOS 5 V TOL

系统时钟

TEST0

TPA0+

TPA0–

TPB0+

TPB0–

BIAS

—

CMOS

电缆

I / O

2002年10月11日