2009年6月
1.0版
VDP的多个像素时钟发生器
特点
从产生20MHz的多时钟输出
PCS1P2192A
产品说明
该PCS1P2192A是一个时钟发生器，用于产生
视频显示多个可选择的像素时钟输出
来自外部的20MHz的参考面板应用
时钟。在基于PLL的时钟发生器是专门
旨在提供零ppm的频率合成误差
所有的时钟输出。不同的像素时钟
利率
可选择通过频率选择引脚S [ 2：0]
（请参阅
频率选择表）
该装置提供了一个
参考时钟输出追加。工作电源
电压此设备为3.3V ± 0.3V 。该装置是
采用8引脚SOIC封装，在商用
温度级。
外部参考时钟
输入频率： 20MHz的
输出频率：
可选CLKOUT ：
108MHz的， 27MHz的， 33.2MHz ， 85MHz的， 65MHz的，
为25MHz ，为45MHz ， 40MHz的和
REFOUT ： 20MHz的
工作电源电压： 3.3V ± 0.3V
在所有的时钟零ppm的频率合成误差
输出
商用温度： 0 ° C至+ 85°C
8引脚SOIC封装
应用
PCS1P2192A的目标是向视频显示面板
（ VDP）等应用的VGA ，SVGA，XGA ， WXGA ，
UXGA 。
框图
V
DD
[S2: S0]
CLKIN
PLL
CLKOUT
REFOUT
GND
PulseCore半导体公司
2105 S.巴斯科姆大道套房210 ，坎贝尔，CA 95008
联系电话： 408-879-9077
传真： 408-879-9018
www.pulsecoresemi.com
注意：本文档中的信息如有更改，恕不另行通知。
2009年6月
1.0版
绝对最大额定值
符号
V
DD
, V
IN
T
英镑
T
s
T
J
T
DV
储存温度
马克斯。焊接温度（ 10秒）
结温
静电放电电压
（按照JEDEC STD22- A114 -B ）
PCS1P2192A
参数
电压对任何输入引脚对地
等级
-0.5到+4.6
-65到+125
260
150
2
单位
V
°C
°C
°C
KV
注：上述参数仅是不是暗示了使用功能。暴露在绝对最大额定值为长时间可能会影响
器件的可靠性。
推荐工作条件
参数
V
DD
T
A
C
L
C
IN
工作电压
工作温度
负载电容
输入电容
描述
民
3.0
0
典型值
3.3
最大
3.6
+85
15
7
单位
V
°C
pF
pF
DC电气特性
符号
V
IL
V
IH
I
IL
I
IH
V
OL
V
OH
I
DD
I
CC
V
DD
t
ON
Z
OUT
参数
输入低电压（ CLKIN ）
输入高电压（ CLKIN ）
输入低电平电流
输入高电流
输出低电压（ VDD = 3.3V ，我
OL
= 8毫安）
输出高电压（ VDD = 3.3V ，我
OH
=
-8mA)
静态电源电流*
动态电源电流（ 3.3V和空载）
工作电压
上电时间（在加电后第一个锁定周期）
输出阻抗
民
GND - 0.3
2.0
典型值
最大
0.8
VDD + 0.3
50
-50
0.4
单位
V
V
A
A
V
V
mA
mA
V
mS
2.4
5
9
3.0
3.3
1
40
3.6
* CLKIN拉低
VDP的多个像素时钟发生器
注意：本文档中的信息如有更改，恕不另行通知。
3 8
2009年6月
1.0版
典型应用原理图
VDD
CLKIN
PCS1P2192A
1
2
CLKIN
GND
V
DD
8
0.01uF
GND
VDD
0
0
VDD
0
CLKOUT 7
3
S0
REF 6
VDD
0
4
0
S1
S2
5
0
请使用上拉或下拉
0Ω电阻与[ S2 ： S0 ]供选择
CLKOUT频率
PCB布局建议
为确保最佳的设备性能，建议遵循以下原则。
专用VDD和GND平面。
该设备必须从系统的电源噪声进行分离。一个0.01μF去耦电容应
安装在电路板上尽量靠近VDD引脚放置的元件侧。无孔应
去耦电容和VDD引脚之间使用。 PCB走线连接到VDD引脚，并通过地面
应保持尽可能的短。所有的VDD引脚应去耦电容。
在一个最佳布局的所有组件都在电路板的同一侧，尽量减少过孔通过其他
信号层。
一种典型的布局示于图中
短
地
VDD
GND
VDP的多个像素时钟发生器
注意：本文档中的信息如有更改，恕不另行通知。
5 8
PCS1P2192A
VDP的多个像素
时钟发生器
特点
从产生20MHz的多时钟输出
外部参考时钟
输入频率： 20MHz的
输出频率：
o
可选CLKOUT ：
108MHz的， 27MHz的， 33.2MHz ， 85MHz的， 65MHz的，
为25MHz ，为45MHz ， 40MHz的和
o
REFOUT ： 20MHz的
工作电源电压： 3.3V ± 0.3V
在所有的时钟零ppm的频率合成误差
输出
8引脚SOIC封装
产品说明
该PCS1P2192A是一个时钟发生器，用于产生
视频显示多个可选择的像素时钟输出
来自外部的20MHz的参考面板应用
时钟。在基于PLL的时钟发生器是专门
旨在提供零ppm的频率合成误差
所有的时钟输出。不同的像素时钟速率
可选择通过频率选择引脚S [ 2：0]
（请参阅
to
频率选择表）
该装置提供了一个
参考时钟输出追加。工作电源
电压此设备为3.3V ± 0.3V 。该装置是
采用8引脚SOIC封装。
应用
PCS1P2192A的目标是向视频显示面板
（ VDP）等应用的VGA ，SVGA，XGA ， WXGA ，
UXGA 。
框图
V
DD
[S2: S0]
CLKIN
PLL
CLKOUT
REFOUT
GND
2010 SCILLC 。版权所有。
2010年1月 - 第2版
出版订单号：
PCS1P2192/D
PCS1P2192A
引脚配置
CLKIN
1
GND
2
PCS1P2192A
S0
3
S1
4
8
7
V
DD
CLKOUT
REFOUT
S2
6
5
引脚说明
针＃
1
2
3
4
5
6
7
8
引脚名称
CLKIN
GND
S0
S1
S2
REFOUT
CLKOUT
V
DD
TYPE
I
P
I
I
I
O
O
P
描述
20MHz的外部参考时钟输入。
接地连接。
频率选择。用数字逻辑输入选择输出频率。有一个内部
上拉电阻。 （参考
频率选择表）。
频率选择。用数字逻辑输入选择输出频率。有一个内部
上拉电阻。 （参考
频率选择表）。
频率选择。用数字逻辑输入选择输出频率。有一个内部
上拉电阻。 （参考
频率选择表）。
参考时钟输出。
时钟输出。
设备电源。
频率选择表
S2
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
CLKOUT （兆赫）
108
27
33.2
85
65
25
45
40
修订版2 |第7 2 | www.onsemi.com
PCS1P2192A
绝对最大额定值
符号
V
DD
, V
IN
T
英镑
T
s
T
J
T
DV
储存温度
马克斯。焊接温度（ 10秒）
结温
静电放电电压
（按照JEDEC STD22- A114 -B ）
注：上述参数仅是不是暗示了使用功能。暴露在绝对最大额定值为长时间可能会影响
器件的可靠性。
参数
等级
-0.5到+4.6
-65到+125
260
150
2
单位
V
°
C
°
C
°
C
KV
电压对任何输入引脚对地
推荐工作条件
参数
V
DD
T
A
C
L
C
IN
工作电压
工作温度
负载电容
输入电容
描述
民
3.0
0
典型值
3.3
最大
3.6
+85
15
7
单位
V
°
C
pF
pF
DC电气特性
符号
参数
V
IL
V
IH
I
IL
I
IH
V
OL
V
OH
I
DD
I
CC
V
DD
t
ON
Z
OUT
输入低电压（ CLKIN ）
输入高电压（ CLKIN ）
输入低电平电流
输入高电流
输出低电压（ VDD = 3.3V ，我
OL
= 8毫安）
输出高电压（ VDD = 3.3V ，我
OH
=
-8mA)
静态电源电流
工作电压
上电时间（在加电后第一个锁定周期）
输出阻抗
1
民
GND-0.3
2.0
典型值
最大
0.8
VDD+0.3
50
-50
0.4
单位
V
V
A
A
V
V
mA
mA
V
mS
2.4
5
9
3.0
3.3
1
40
3.6
动态电源电流（ 3.3V和空载）
注： 1。 CLKIN拉低。
修订版2 |第7 3 | www.onsemi.com
PCS1P2192A
AC电气特性
符号
f
IN
f
OUT
t
LH
t
HL
1
1
参数
民
典型值
20
108, 27,
33.2, 85, 65,
25, 45, 40
最大
单位
兆赫
兆赫
输入频率
输出频率
输出上升时间（测量为20％至80％）
输出下降时间（测量为80％至20％）的
周期抖动
频率合成误差（所有输出）
输出占空比
40
1.2
0.8
2.5
1.6
±150
0
50
60
nS
nS
pS
PPM
%
t
JC
t
D
注： 1，测得为15pF的电容性负载。
修订版2 |第7 4 | www.onsemi.com
PCS1P2192A
典型应用原理图
VDD
CLKIN
1
CLKIN
2
GND
V
DD
8
0.01uF
GND
VDD
0
0
0
VDD
CLKOUT
7
3
S0
S1
REF
6
0
S2
5
0
VDD
4
0
请使用上拉或下拉
0电阻与[ S2： S 0 ]用于选择
CLKOUT频率。
PCB布局建议
为确保最佳的设备性能，以下指引
推荐使用。
专用VDD和GND平面。
该设备必须从系统的电源隔离
电源噪声。一个0.01μF去耦电容应
安装在电路板的元件侧
接近VDD引脚放置。无孔应
去耦电容和VDD引脚之间使用。
PCB走线连接到VDD引脚，并通过应地
保持尽可能的短。所有的VDD引脚应
有去耦电容。
在一个最佳布局的所有组件都在同一
通过另一侧的板，尽量减少过孔
信号层。
一个典型的布局见下图。
短
地
VDD
GND
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