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集成电路

PCK2510S

50-150兆赫1:10 SDRAM时钟驱动器

产品speci fi cation

1999年12月13日

飞利浦

半导体

飞利浦半导体

产品speci fi cation

50-150兆赫1:10 SDRAM时钟驱动器

PCK2510S

特点

锁相环时钟分配的PC100 / PC133 SDRAM

应用

独立占空比在CLK的。所有输出，可以启用或

通过一个单一的输出禁用使能输入。当对G输入为高电平，

输出开关在相位和频率CLK ;当对G

输入为低时，输出被禁止到逻辑低状态。

含锁相环与许多产品， PCK2510S不

需要外部RC网络。对于PLL的环路滤波器是包含

片上，最大限度地减少了元件数量，电路板空间和成本。

因为它是基于锁相环电路，所述PCK2510S需要

稳定时间以实现反馈信号提供给相位锁

参考信号。这是必需的稳定时间，以下电源

向上和应用一个固定频率的，在CLK的固定相位信号

和下面的任何更改PLL参考。该锁相环可以是

通过捆扎AV旁路用于测试目的

到地面。

该PCK2510S的特点是操作从0 ° C至+ 70°C 。

扩频时钟兼容

工作频率为50 150MHz的

相位误差

- 抖动） 100 to133兆赫=

±50

抖动（峰 - 峰值）在100至133兆赫=

80 PS

抖动（周期循环）在100至133兆赫= 65 PS

引脚到引脚歪斜

＆ LT ;

200 PS

可在塑料24引脚TSSOP

分配一个时钟输入至10输出一个银行

外部反馈（ FBIN ）端子用于同步的

输出到时钟输入

引脚配置

AGND

1Y0

1Y1

1Y2

GND

24 CLK

23 AV

22 V

21 1Y9

20 1Y8

19 GND

18 GND

17 1Y7

16 1Y6

15 1Y5

14 V

13 FBIN

片系列阻尼电阻器

无需外部RC网络所需

工作在3.3 V

描述

该PCK2510S是一款高性能，低偏移，低抖动，

锁相环（PLL）的时钟驱动器。它使用一个锁相环来精确

对齐，在频率和相位，所述反馈（ FBOUT ）输出到

的时钟（CLK）的输入信号。它是专为使用而设计的

同步DRAM 。该PCK2510S工作在3.3 V V

并

输入与两个2.5 V和3.3 V输入电压范围兼容。它

还提供了集成的串联阻尼电阻，使其理想

用于驱动点对点荷载。

十输出一个银行提供10个低偏移，低抖动的副本

CLK 。输出信号的占空比被调整为50％，

GND

1Y3

1Y4

G 11

FBOUT 12

SW00382

订购信息

套餐

24引脚塑料TSSOP

温度范围

0 ° C至+ 70°C

订货编号

PCK2510S PW

图号

SOT355-1

1999年12月13日

853–2184 22832

飞利浦半导体

产品speci fi cation

50-150兆赫1:10 SDRAM时钟驱动器

PCK2510S

引脚说明

引脚数

2, 10, 14, 22

3, 4, 5, 8, 9,

15, 16, 17, 20, 21

6, 7, 18, 19

符号

AGND

1Y (0–9)

GND

TYPE

GND

PWR

OUT

GND

电源

时钟输出。这些输出提供CLK的低偏移的副本。输出银行1Y （ 0-9 ）启用

通过对G输入。这些输出可以去主张对G的控制被禁用为逻辑低电平状态

输入。每个输出有一个集成的25

串联阻尼电阻。

地

输出组启用。 G是输出使能输出端1Y （0-9）。当G为低电平时，输出1Y

（ 0-9 ）被禁用，以逻辑低状态。当G为高电平时，所有输出1Y （ 0-9 ）被启用，

开关以相同的频率为时钟。

反馈输出。 FBOUT专用于外部反馈。它开关在相同的频率

作为CLK 。当从外部连接到FBIN ， FBOUT完成PLL的反馈环路。

FBOUT集成了一个25

串联阻尼电阻。

反馈输入。 FBIN提供反馈信号到内部PLL 。 FBIN必须

硬连线到FBOUT完成了PLL 。集成的PLL同步CLK和FBIN等等

有名义上CLK和FBIN之间的零相位误差。

模拟电源。 AV

提供了用于模拟电路的功率参考。此外，

可用于绕过锁相环用于测试目的。当AV

绑在地上， PLL

被旁路， CLK被直接缓冲到设备的输出。

时钟输入。 CLK提供时钟信号，以通过所述PCK2510S时钟驱动器进行分配。 CLK

被用来提供基准信号给所述集成PLL，它产生时钟输出

信号。 CLK必须具有固定频率和固定相位的锁相环，以获得相位锁定。

一旦电路被加电和有效的CLK信号被施加，需要一个稳定时间

对于PLL的相位锁定反馈信号到它的参考信号。

名称，功能和方向

模拟地。 AGND为模拟电路的接地参考。

FBOUT

OUT

FBIN

PWR

CLK

功能表

输入

CLK

输出

1Y (0–9)

FBOUT

1999年12月13日

飞利浦半导体

产品speci fi cation

50-150兆赫1:10 SDRAM时钟驱动器

PCK2510S

功能框图

1Y0

1Y1

1Y2

1Y3

1Y4

1Y5

1Y6

CLK

FBIN

PLL

1Y7

1Y8

1Y9

FBOUT

SW00383

绝对最大额定值

1, 3

按照绝对最大额定值系统（ IEC 134 ）。

符号

英镑

合计

参数

电源电压范围

输入钳位电流

输入电压范围

输出钳位电流

输出电压范围

DC输出源或灌电流

存储温度范围

每个封装功耗

＆ LT ; 0

注3

＆ GT ; V

或V

＆ LT ; 0

注3 ，第4

= 0至V

–65

–0.5

条件

注2

–0.5

范围

民

最大

＆ LT ; V

+ 0.7

+4.6

–50

6.5

±50

+ 0.5

±50

+150

700

单位

°C

注意事项：

1.强调超越那些可能会对设备造成永久性损坏。这些压力额定值只和功能操作

器件在这些或超出下标明的任何其他条件， “推荐工作条件”是不是暗示。接触

绝对最大额定条件下长时间可能会影响器件的可靠性。

2. AV

一定不能超过V

3.如果输入和输出电流额定值是所观察到的输入和输出电压额定值可能被超过。

4.该值被限制在4.6V的最大。

1999年12月13日

飞利浦半导体

产品speci fi cation

50-150兆赫1:10 SDRAM时钟驱动器

PCK2510S

推荐工作条件

符号

， AV

AMB

电源电压

高电平输入电压

低电平输入电压

输入电压

工作环境温度范围在自由空气

参数

条件

范围

民

0.8

+70

最大

3.6

单位

°C

注意：

1.未使用的输入必须保持高电平或低电平，以防止它们飘浮。

电气特性

在推荐工作的自由空气的温度范围（除非另有说明）

符号

参数

输入钳位电压

高电平输出电压

测试条件

, V

(V)

MIN到MAX

CCA

低电平输出电压

输入电流

静态电源电流

电源电流

每个额外的电源电流

输入引脚

输入电容

输出电容

3.6

= 3.3

3.3到3.6

3.3

一个输入在V

– 0.6 V;

其他输入在V

或GND

= V

或GND

= V

或GND

2.8

5.4

其他

= -18毫安

= – 100

= - 12毫安

= - 6毫安

= 100

= 12毫安

= 6毫安

= V

或GND

= V

或GND ;

= 0 ，输出：低或高

– 0.2

2.1

2.4

–

0.2

0.8

0.55

±5

500

民

范围

典型值

最大

–1.2

单位

时序要求

在推荐的电源电压范围和经营自由空气温度

符号

CLK

时钟频率

输入时钟的占空比

稳定时间

参数

民

最大

150

单位

兆赫

注意：

1.以获得其反馈信号的相位锁定到它的参考信号所需要的集成PLL电路的时间。为获得相位锁定，

一个固定频率，固定相位基准信号必须存在于CLK 。直到获得相位锁定，规格为传播

在开关特性表中给出的延迟，偏移和抖动的参数是不适用的。

1999年12月13日