飞利浦半导体
产品speci fi cation
50-150兆赫1:10 SDRAM时钟驱动器
PCK2510SL
特点
锁相环时钟分配为
PC100 / PC133 SDRAM的应用
独立占空比在CLK的。所有输出，可以启用或
通过一个单一的输出禁用使能输入。当对G输入为高电平，
输出开关在相位和频率CLK ;当对G
输入为低时，输出被禁止到逻辑低状态。
含锁相环与许多产品， PCK2510SL不
需要外部RC网络。对于PLL的环路滤波器是包含
片上，最大限度地减少了元件数量，电路板空间和成本。
因为它是基于锁相环电路，所述PCK2510SL需要
稳定时间以实现反馈信号提供给相位锁
参考信号。这是必需的稳定时间，以下电源
向上和应用一个固定频率的，在CLK的固定相位信号
和下面的任何更改PLL参考。该锁相环可以是
通过捆扎AV旁路用于测试目的
CC
到地面。
该PCK2510SL的特点是操作从0
°C
+70
°C.
当输出被禁止， PLL和反馈输出的
禁用，删除AI
CC
100
A
在待机模式下，当输入
时钟信号的存在。
见PCK2510SA为JEDEC标准的选项，其中PLL仍
锁定时，输出被禁止。
扩频时钟兼容
工作频率为50 150MHz的
(t
相位误差
- 抖动） 100 to133兆赫=
±50
ps
抖动（峰 - 峰值）在100至133兆赫=
±
80 PS
抖动（周期循环）在100至133兆赫= 65 PS
引脚到引脚歪斜
＆ LT ;
200 PS
可在塑料24引脚TSSOP
分配一个时钟输入至10输出一个银行
外部反馈（ FBIN ）端子用于同步的
输出到时钟输入
引脚配置
AGND
V
CC
1Y0
1Y1
1Y2
GND
GND
1Y3
1Y4
1
2
3
4
5
6
7
8
9
24 CLK
23 AV
CC
22 V
CC
21 1Y9
20 1Y8
19 GND
18 GND
17 1Y7
16 1Y6
15 1Y5
14 V
CC
13 FBIN
片系列阻尼电阻器
无需外部RC网络所需
工作在3.3 V
对于特性曲线见第7页。
描述
该PCK2510SL是一款高性能，低偏移，低抖动，
锁相环（PLL）的时钟驱动器。它使用一个锁相环来精确
对齐，在频率和相位，所述反馈（ FBOUT ）输出到
的时钟（CLK）的输入信号。它是专为使用而设计的
同步DRAM 。该PCK2510SL工作在3.3 V V
CC
和
输入与两个2.5 V和3.3 V输入电压范围兼容。它
还提供了集成的串联阻尼电阻，使其理想
用于驱动点对点荷载。
十输出一个银行提供10个低偏移，低抖动的副本
CLK 。输出信号的占空比被调整为50％ ，
V
CC
10
G 11
FBOUT 12
SW00382
订购信息
套餐
24引脚塑料TSSOP
温度范围
0
°C
+70
°C
订货编号
PCK2510SLDH
图号
SOT355-1
2000 12月1日
2
853–2231 25137
飞利浦半导体
产品speci fi cation
50-150兆赫1:10 SDRAM时钟驱动器
PCK2510SL
引脚说明
引脚数
1
2, 10, 14, 22
3, 4, 5, 8, 9,
15, 16, 17, 20, 21
6, 7, 18, 19
11
符号
AGND
V
CC
1Y (0–9)
GND
G
TYPE
GND
PWR
OUT
GND
IN
电源
时钟输出。这些输出提供CLK的低偏移的副本。输出银行1Y （ 0-9 ）启用
通过对G输入。这些输出可以去主张对G的控制被禁用为逻辑低电平状态
输入。每个输出有一个集成的25
串联阻尼电阻。
地
输出组启用。 G是输出使能输出端1Y （0-9）。当G为低电平时，输出1Y
（ 0-9 ）被禁用，以逻辑低状态。当G为高电平时，所有输出1Y （ 0-9 ）被启用，
开关以相同的频率为时钟。
反馈输出。 FBOUT专用于外部反馈。它开关在相同的频率
作为CLK 。当从外部连接到FBIN ， FBOUT完成PLL的反馈环路。
FBOUT集成了一个25
串联阻尼电阻。
反馈输入。 FBIN提供反馈信号到内部PLL 。 FBIN必须
硬连线到FBOUT完成了PLL 。集成的PLL同步CLK和FBIN等等
有名义上CLK和FBIN之间的零相位误差。
模拟电源。 AV
CC
提供了用于模拟电路的功率参考。此外，
AV
CC
可用于绕过锁相环用于测试目的。当AV
CC
绑在地上， PLL
被旁路， CLK被直接缓冲到设备的输出。
时钟输入。 CLK提供时钟信号，以通过所述PCK2510SL时钟驱动器进行分配。
CLK被用来提供基准信号给所述集成PLL，它产生时钟
输出信号。 CLK必须有一个固定的频率，并对于PLL ，得到相固定相
锁定。一旦电路被加电和有效的CLK信号被施加，一个稳定时间是
到相位锁定反馈信号到它的基准信号所需的锁相环。
名称，功能和方向
模拟地。 AGND为模拟电路的接地参考。
12
FBOUT
OUT
13
FBIN
IN
23
AV
CC
PWR
24
CLK
IN
功能表
输入
G
X
L
H
CLK
L
H
H
L
L
H
输出
1Y (0–9)
FBOUT
L
H
H
2000 12月1日
3
飞利浦半导体
产品speci fi cation
50-150兆赫1:10 SDRAM时钟驱动器
PCK2510SL
功能框图
G
11
3
1Y0
4
1Y1
5
1Y2
8
9
1Y3
1Y4
15
16
1Y5
1Y6
17
CLK
FBIN
24
13
PLL
20
21
AV
CC
23
12
1Y7
1Y8
1Y9
FBOUT
SW00383
SDRAM
SDRAM
SDRAM
SDRAM
SDRAM
SDRAM
SDRAM
SDRAM
正面
A [ L] VC
A [ L] VC
A [ L] VC
PCK2510SL
PLL时钟分配器件和A [L] VC注册的司机减少
该存储器控制器上的信号的负载和防止定时延迟和
波形失真会导致不可靠的操作。
2000 12月1日
4
SDRAM
SW00441
飞利浦半导体
产品speci fi cation
50-150兆赫1:10 SDRAM时钟驱动器
PCK2510SL
绝对最大额定值
1, 3
按照绝对最大额定值系统（ IEC 134 ） 。
符号
AV
CC
V
CC
I
IK
V
I
I
OK
V
O
I
O
T
英镑
P
合计
参数
电源电压范围
电源电压范围
输入钳位电流
输入电压范围
输出钳位电流
输出电压范围
DC输出源或灌电流
存储温度范围
每个封装功耗
V
I
＆ LT ; 0
注3
V
O
＆ GT ; V
CC
或V
O
＆ LT ; 0
注3 ，第4
V
O
= 0至V
CC
–65
–0.5
–0.5
条件
注2
–0.5
范围
民
最大
＆ LT ; V
CC
+ 0.7
+4.6
–50
6.5
±50
V
CC
+ 0.5
±50
+150
700
单位
V
V
mA
V
mA
V
mA
°C
mW
注意事项：
1.强调超越那些可能会对设备造成永久性损坏。这些压力额定值只和功能操作
器件在这些或超出下标明的任何其他条件， “推荐工作条件”是不是暗示。接触
绝对最大额定条件下长时间可能会影响器件的可靠性。
2. AV
CC
一定不能超过V
CC
.
3.如果输入和输出电流额定值是所观察到的输入和输出电压额定值可能被超过。
4.该值被限制在4.6V的最大。
推荐工作条件
1
符号
V
CC
， AV
CC
V
IH
V
IL
V
I
T
AMB
电源电压
高电平输入电压
低电平输入电压
输入电压
工作环境温度范围在自由空气
参数
条件
范围
民
3
2
0
0
0
0.8
V
CC
+70
最大
3.6
单位
V
V
V
V
°C
注意：
1.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
电气特性
在推荐工作的自由空气的温度范围（除非另有说明）
符号
V
IK
V
OH
参数
输入钳位电压
高电平输出电压
测试条件
AV
CC
, V
CC
(V)
3
MIN到MAX
3
3
MIN到MAX
V
OL
I
I
I
CC 1
I
CC
C
I
C
O
低电平输出电压
输入电流
静态电源电流
每个额外的电源电流
输入引脚
输入电容
输出电容
3
3
3.6
3.6
3.3到3.6
3.3
3.3
其他
I
I
= -18毫安
I
OH
= – 100
A
I
OH
= - 12毫安
I
OH
= - 6毫安
I
OL
= 100
A
I
OL
= 12毫安
I
OL
= 6毫安
V
I
= V
CC
或GND
V
I
= V
CC
或GND ;
I
O
= 0 ，输出：低或高
一个输入在V
CC
– 0.6 V;
其他输入在V
CC
或GND
V
I
= V
CC
或GND
V
O
= V
CC
或GND
2.8
5.4
V
CC
– 0.2
2.1
2.4
–
–
–
0.2
0.8
0.55
±5
10
500
A
A
A
pF
pF
V
V
民
范围
典型值
最大
–1.2
单位
V
注意：
1.对于我
CCA
我
CC
与频率的关系，参见图1和图2 。
2000 12月1日
5
QQ：2881677436 复制
