飞利浦半导体
产品数据
25-400 MHz差分PECL时钟发生器
PCK12429
介绍
该PCK12429是通用合成时钟源
针对需要串行和并行接口的应用程序。
的差分PECL输出可配置为将VCO
频率除以1 ，2，4 ，或8，借助配置成将所述输出
划分VCO频率被2 ，并用16.000 MHz的外部
石英晶体用于提供参考频率，输出
频率在1 MHz的步骤来指定。 PLL环路滤波器
完全集成，从而无需外置元件。
VCO控制电压。需要注意的是对于M的某些值（或者过高
或过低） ，PLL将无法实现环锁。
该VCO的输出也通过一个输出分
被发送到的PECL输出驱动器之前。这个输出分频器（N
分频器）通过任何串行或并行配置
接口，并可以提供一个4分频比（1， 2，4，或8）。
这个除法器延伸的部分的性能的同时，提供50％的
占空比。
输出驱动器从输出分频器采用差分驱动，并
能够驱动一对传输线端接在50的
到V
CC
-2.0 。用于输出驱动器和所述正参考
内部逻辑被从该电源分离
锁相环以减少噪声引起的抖动。
构造逻辑有两部分：串联和并联。该
并行接口使用的值在M [ 8：0]和N [1：0 ]输入到
配置内部计数器。通常，在系统复位时，该
P_LOAD输入保持低电平，直到某个功率变后
有效的。在P_LOAD的低到高的跳变，并行输入
被捕获。并行接口通过串行优先
界面。被设置在M个内部上拉电阻[ 8：0]和
N [ 1：0]的输入，以减少的应用程序组件数
芯片。
在一个14位的移位寄存器的串行接口中心。这种转变
每个注册的S_CLOCK输入的上升沿一次转变。该
串行输入S-DATA必须满足设置和在指定举行时间
本文档的交流特性部分。配置
锁存器将捕获的移位寄存器上的值
HIGH到LOW的S_LOAD输入的边缘。看到节目
部分获取更多信息。
测试输出反映了各种内部节点值，并且是
位串行数据流中：通过T [0 2]控制。见
有关更多信息，编程部分。
特点
25 400 MHz差分PECL输出
±25
ps的峰 - 峰值输出抖动
全集成锁相环
最小频率过冲
合成架构
串行3线接口
用于上电并行接口
石英晶体界面
套餐报价： SO28 ， PLCC28和LQFP32
从3.3 V电源供电
描述
内部振荡器使用外部石英晶体为基础
其频率基准。基准振荡器的输出是
被发送到相位检测器之前除以16 。
VCO的输出是由通过任一构成的分压器按比例
串行或并行接口。该环路除法器的输出也是
施加到相位检测器。
鉴相器和环路滤波器试图迫使VCO输出
频率为M倍，通过调整基准频率
订购信息
套餐
28引脚塑料SO
28引脚塑料PLCC
32引脚塑料LQFP
温度范围
0至+70
°C
0至+70
°C
0至+70
°C
订货编号
PCK12429D
PCK12429A
PCK12429BD
图号
SOT136-1
SOT261-2
SOT358-1
2002年6月03
2
853-2312 28362
飞利浦半导体
产品数据
25-400 MHz差分PECL时钟发生器
PCK12429
32引脚LQFP
31 FOUT
30 FOUT
26 TEST
20 GND
S_CLOCK
S-DATA
S_LOAD
PLL -V
CC
PLL -V
CC
N / C
N / C
XTAL1
25 GND
32 VCC
28 VCC
27 VCC
1
2
3
4
24 N / C
23 N[1]
22 N[0]
21 M[8]
32引脚LQFP
5
6
7
8
20 M[7]
19 M[6]
18 M[5]
17 M[4]
10
12
13
14
15
M[3]
M[0]
M[1]
M[2]
OE
XTAL2
P_LOAD
N / C
16
11
9
SW01012
引脚说明
符号
XTAL1 ， XTAL2
S_LOAD （国际下拉）
S-DATA （国际下拉）
S_CLOCK （国际下拉）
P_LOAD （国际上拉）
M [ 8：0] （中间体上拉）
N [ 1：0] （中间体上拉）
OE （国际上拉）
F
OUT
, F
OUT
TEST
V
CC1
和V
CCO
PLL_V
CC
GND
功能
这些销形成一个振荡器，当连接到外部串联谐振晶体。
该引脚载入配置锁存器与所述移位寄存器的内容。锁存器将
当该信号为高电平透明的，因此数据必须保持稳定的高到低转换
的S_LOAD正常运行。
该引脚用作输入到串行配置的移位寄存器中的数据。
该引脚用于时钟串行配置的移位寄存器。从S-DATA数据进行采样的
上升沿。
此引脚加载配置锁存器的并行输入的内容。锁存器将
当该信号为低电平，从而将并行数据必须是稳定的透明的低到高
P_LOAD的正常运行过渡。
这些引脚用来配置PLL环路分频器。它们被采样到低电平到高
P_LOAD的过渡中，M [8]是MSB中，M [0]是LSB 。
这些引脚用来配置输出分频系数。它们被采样到
低到高P_LOAD的过渡。
高电平输出使能。启用同步，以消除欠幅脉冲的可能性
新一代的F
OUT
输出。
这些差分正参考电致化学发光信号（ PECL ）是合成器的输出。
该输出的功能由串行配置位确定[2：0 ] 。
这是正电源的内部逻辑和芯片的输出缓冲器中，并且被连接到
+3.3 V (V
CC
= PLL_V
CC
).
这是正电源为PLL ，并且应尽可能无噪声尽可能低抖动
操作。该电源连接到+3.3 V（V
CC
= PLL_V
CC
).
这些引脚是负电源的芯片，并且通常都连接到地。
2002年6月03
4
飞利浦半导体
产品数据
25-400 MHz差分PECL时钟发生器
PCK12429
框图
+3.3 V
DIV 16
1兆赫
F
REF
PLL_V
CC
相
探测器
+3.3 V
VCO
XTAL1
16兆赫
OSC
XTAL2
9位DIV M
计数器
DIV
(1, 2, 4, 8)
V
CC0
F
OUT
F
OUT
200–400
兆赫
OE
TEST
LATCH
LATCH
S_LOAD
P_LOAD
0
1
0
1
LATCH
N[1:0]
3-BIT
SR
0 0
0 1
1 0
1 1
输出部
1
2
4
8
S-DATA
S_CLOCK
V
CC1
9-BIT
SR
2-BIT
SR
9
+3.3 V
M[8:0]
2
N[1:0]
SW00728
编程接口
编程该设备达，以正确地如何配置其内部
分压器产生在输出所希望的频率。输出
频率可以由如下公式来表示：
F
OUT
= (F
XTAL
÷
16)
×
M
÷
N
(1)
其中f
XTAL
是晶体频率， M是环路除法器模量，
和N是输出分频器模量。注意，有可能选择
的M值，使得PLL无法达到环锁。对
避免这种情况，始终确保M被选择为200
≤
M
≤
400
对于一个16 MHz的输入参考。
假设一个16MHz的基准频率被使用，在上述
公式简化为：
F
OUT
= M
÷
N
代的4值N（ 1 ，2，4 ，或8） ，得到：
F
OUT
= M，F
OUT
= M
÷
2,
F
OUT
= M
÷
4和F
OUT
= M
÷
8
200
≤
M
≤
400
用户可以识别正确的M和N值所需的
频率从上面的等式。四个输出频率
由N个建立范围是200-400兆赫， 100-200兆赫，
50-100兆赫，并分别25-50兆赫。从这些范围内的
用户将建立N值所需的，男的，那么值
根据上述合适的公式来计算。为
例如，如果在131 MHz的输出频率被需要，该
将采取以下步骤来确定合适的M和N
值。 131兆赫落入频率范围由一个N值设置内
2002年6月03
5
2所以N [ 1：0] = 01。对于N = 2 F
OUT
= M
÷
2和M = 2的
×
F
OUT
.
因此，M = 131
×
2 = 262 ，所以M [ 8 ：0] = 100000110.在此之后
相同的过程，用户可以生成所希望的任何全频
在25和400兆赫。注意，对于N
≥
2分数值
F
OUT
可以实现的。可编程频率的大小
步骤（和小数输出频率从而指示器
实现）将等于到F
XTAL
÷
16
÷
N.
对于超过16兆赫，所述一组其它的输入基准频率
适当的公式可以推导出公式1.对于
计算机应用另一种有用的频率基础是
16.666兆赫。从这个基准，可以生成一个家族的
输出频率在33.333 MHz的PCI时钟的整数倍。作为一个
例如，为了生成从16.666兆赫133.333 MHz时钟
参考，以下M和N的值将被使用：
F
OUT
= 16.666
÷
16
×
M
÷
N = 1.041625
×
M
÷
N
设N = 2， M = 256 ，
F
OUT
= 1.041625
×
256
÷
2 = 133.328兆赫
对于M值落在锁相环稳定性设置的限制内，
因此， N [ 1： 0] = 01和M [8： 0] = 100000000如果M的值落在
的的有效范围内外面一个不同的N值会被选定的到请尝试
移动至M在适当的方向。
所述M和N的计数器可以通过并行或装载
串行接口。并行接口经由P_LOAD控制
信号，使得从低到高的过渡将锁定信息
本的M [ 8：0]和N [ 1：0]输入到M和N计数器。
当P_LOAD信号为低电平的输入锁存器将
透明的M的任何变化[ 8：0]和N [1：0 ]输入，将
飞利浦半导体
产品数据
25-400 MHz差分PECL时钟发生器
PCK12429
介绍
该PCK12429是通用合成时钟源
针对需要串行和并行接口的应用程序。
的差分PECL输出可配置为将VCO
频率除以1 ，2，4 ，或8，借助配置成将所述输出
划分VCO频率被2 ，并用16.000 MHz的外部
石英晶体用于提供参考频率，输出
频率在1 MHz的步骤来指定。 PLL环路滤波器
完全集成，从而无需外置元件。
VCO控制电压。需要注意的是对于M的某些值（或者过高
或过低） ，PLL将无法实现环锁。
该VCO的输出也通过一个输出分
被发送到的PECL输出驱动器之前。这个输出分频器（N
分频器）通过任何串行或并行配置
接口，并可以提供一个4分频比（1， 2，4，或8）。
这个除法器延伸的部分的性能的同时，提供50％的
占空比。
输出驱动器从输出分频器采用差分驱动，并
能够驱动一对传输线端接在50的
到V
CC
-2.0 。用于输出驱动器和所述正参考
内部逻辑被从该电源分离
锁相环以减少噪声引起的抖动。
构造逻辑有两部分：串联和并联。该
并行接口使用的值在M [ 8：0]和N [1：0 ]输入到
配置内部计数器。通常，在系统复位时，该
P_LOAD输入保持低电平，直到某个功率变后
有效的。在P_LOAD的低到高的跳变，并行输入
被捕获。并行接口通过串行优先
界面。被设置在M个内部上拉电阻[ 8：0]和
N [ 1：0]的输入，以减少的应用程序组件数
芯片。
在一个14位的移位寄存器的串行接口中心。这种转变
每个注册的S_CLOCK输入的上升沿一次转变。该
串行输入S-DATA必须满足设置和在指定举行时间
本文档的交流特性部分。配置
锁存器将捕获的移位寄存器上的值
HIGH到LOW的S_LOAD输入的边缘。看到节目
部分获取更多信息。
测试输出反映了各种内部节点值，并且是
位串行数据流中：通过T [0 2]控制。见
有关更多信息，编程部分。
特点
25 400 MHz差分PECL输出
±25
ps的峰 - 峰值输出抖动
全集成锁相环
最小频率过冲
合成架构
串行3线接口
用于上电并行接口
石英晶体界面
套餐报价： SO28 ， PLCC28和LQFP32
从3.3 V电源供电
描述
内部振荡器使用外部石英晶体为基础
其频率基准。基准振荡器的输出是
被发送到相位检测器之前除以16 。
VCO的输出是由通过任一构成的分压器按比例
串行或并行接口。该环路除法器的输出也是
施加到相位检测器。
鉴相器和环路滤波器试图迫使VCO输出
频率为M倍，通过调整基准频率
订购信息
套餐
28引脚塑料SO
28引脚塑料PLCC
32引脚塑料LQFP
温度范围
0至+70
°C
0至+70
°C
0至+70
°C
订货编号
PCK12429D
PCK12429A
PCK12429BD
图号
SOT136-1
SOT261-2
SOT358-1
2002年6月03
2
853-2312 28362
飞利浦半导体
产品数据
25-400 MHz差分PECL时钟发生器
PCK12429
32引脚LQFP
31 FOUT
30 FOUT
26 TEST
20 GND
S_CLOCK
S-DATA
S_LOAD
PLL -V
CC
PLL -V
CC
N / C
N / C
XTAL1
25 GND
32 VCC
28 VCC
27 VCC
1
2
3
4
24 N / C
23 N[1]
22 N[0]
21 M[8]
32引脚LQFP
5
6
7
8
20 M[7]
19 M[6]
18 M[5]
17 M[4]
10
12
13
14
15
M[3]
M[0]
M[1]
M[2]
OE
XTAL2
P_LOAD
N / C
16
11
9
SW01012
引脚说明
符号
XTAL1 ， XTAL2
S_LOAD （国际下拉）
S-DATA （国际下拉）
S_CLOCK （国际下拉）
P_LOAD （国际上拉）
M [ 8：0] （中间体上拉）
N [ 1：0] （中间体上拉）
OE （国际上拉）
F
OUT
, F
OUT
TEST
V
CC1
和V
CCO
PLL_V
CC
GND
功能
这些销形成一个振荡器，当连接到外部串联谐振晶体。
该引脚载入配置锁存器与所述移位寄存器的内容。锁存器将
当该信号为高电平透明的，因此数据必须保持稳定的高到低转换
的S_LOAD正常运行。
该引脚用作输入到串行配置的移位寄存器中的数据。
该引脚用于时钟串行配置的移位寄存器。从S-DATA数据进行采样的
上升沿。
此引脚加载配置锁存器的并行输入的内容。锁存器将
当该信号为低电平，从而将并行数据必须是稳定的透明的低到高
P_LOAD的正常运行过渡。
这些引脚用来配置PLL环路分频器。它们被采样到低电平到高
P_LOAD的过渡中，M [8]是MSB中，M [0]是LSB 。
这些引脚用来配置输出分频系数。它们被采样到
低到高P_LOAD的过渡。
高电平输出使能。启用同步，以消除欠幅脉冲的可能性
新一代的F
OUT
输出。
这些差分正参考电致化学发光信号（ PECL ）是合成器的输出。
该输出的功能由串行配置位确定[2：0 ] 。
这是正电源的内部逻辑和芯片的输出缓冲器中，并且被连接到
+3.3 V (V
CC
= PLL_V
CC
).
这是正电源为PLL ，并且应尽可能无噪声尽可能低抖动
操作。该电源连接到+3.3 V（V
CC
= PLL_V
CC
).
这些引脚是负电源的芯片，并且通常都连接到地。
2002年6月03
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飞利浦半导体
产品数据
25-400 MHz差分PECL时钟发生器
PCK12429
框图
+3.3 V
DIV 16
1兆赫
F
REF
PLL_V
CC
相
探测器
+3.3 V
VCO
XTAL1
16兆赫
OSC
XTAL2
9位DIV M
计数器
DIV
(1, 2, 4, 8)
V
CC0
F
OUT
F
OUT
200–400
兆赫
OE
TEST
LATCH
LATCH
S_LOAD
P_LOAD
0
1
0
1
LATCH
N[1:0]
3-BIT
SR
0 0
0 1
1 0
1 1
输出部
1
2
4
8
S-DATA
S_CLOCK
V
CC1
9-BIT
SR
2-BIT
SR
9
+3.3 V
M[8:0]
2
N[1:0]
SW00728
编程接口
编程该设备达，以正确地如何配置其内部
分压器产生在输出所希望的频率。输出
频率可以由如下公式来表示：
F
OUT
= (F
XTAL
÷
16)
×
M
÷
N
(1)
其中f
XTAL
是晶体频率， M是环路除法器模量，
和N是输出分频器模量。注意，有可能选择
的M值，使得PLL无法达到环锁。对
避免这种情况，始终确保M被选择为200
≤
M
≤
400
对于一个16 MHz的输入参考。
假设一个16MHz的基准频率被使用，在上述
公式简化为：
F
OUT
= M
÷
N
代的4值N（ 1 ，2，4 ，或8） ，得到：
F
OUT
= M，F
OUT
= M
÷
2,
F
OUT
= M
÷
4和F
OUT
= M
÷
8
200
≤
M
≤
400
用户可以识别正确的M和N值所需的
频率从上面的等式。四个输出频率
由N个建立范围是200-400兆赫， 100-200兆赫，
50-100兆赫，并分别25-50兆赫。从这些范围内的
用户将建立N值所需的，男的，那么值
根据上述合适的公式来计算。为
例如，如果在131 MHz的输出频率被需要，该
将采取以下步骤来确定合适的M和N
值。 131兆赫落入频率范围由一个N值设置内
2002年6月03
5
2所以N [ 1：0] = 01。对于N = 2 F
OUT
= M
÷
2和M = 2的
×
F
OUT
.
因此，M = 131
×
2 = 262 ，所以M [ 8 ：0] = 100000110.在此之后
相同的过程，用户可以生成所希望的任何全频
在25和400兆赫。注意，对于N
≥
2分数值
F
OUT
可以实现的。可编程频率的大小
步骤（和小数输出频率从而指示器
实现）将等于到F
XTAL
÷
16
÷
N.
对于超过16兆赫，所述一组其它的输入基准频率
适当的公式可以推导出公式1.对于
计算机应用另一种有用的频率基础是
16.666兆赫。从这个基准，可以生成一个家族的
输出频率在33.333 MHz的PCI时钟的整数倍。作为一个
例如，为了生成从16.666兆赫133.333 MHz时钟
参考，以下M和N的值将被使用：
F
OUT
= 16.666
÷
16
×
M
÷
N = 1.041625
×
M
÷
N
设N = 2， M = 256 ，
F
OUT
= 1.041625
×
256
÷
2 = 133.328兆赫
对于M值落在锁相环稳定性设置的限制内，
因此， N [ 1： 0] = 01和M [8： 0] = 100000000如果M的值落在
的的有效范围内外面一个不同的N值会被选定的到请尝试
移动至M在适当的方向。
所述M和N的计数器可以通过并行或装载
串行接口。并行接口经由P_LOAD控制
信号，使得从低到高的过渡将锁定信息
本的M [ 8：0]和N [ 1：0]输入到M和N计数器。
当P_LOAD信号为低电平的输入锁存器将
透明的M的任何变化[ 8：0]和N [1：0 ]输入，将
QQ：2881677436 复制
