PC16550D通用异步收发器与FIFO的
1995年6月
PC16550D通用异步
收发器与FIFO的
概述
该PC16550D是原16450的改进版本
通用异步收发器（ UART ）
功能上等同于在上电16450 （字符
TER模式）的PC16550D可投入备用
模式（ FIFO模式） ，以减轻过度的软件的CPU
架空
在此模式下内部FIFO被激活，允许16个字节
（加在RCVR FIFO中每字节的错误数据的3位）为
存储在接收和发射模式下的所有的逻辑是上
芯片以减少系统开销并最大限度地提高系统的EF -
FICIENCY两个引脚的功能已被更改为允许显
DMA传输的nalling
UART的执行串行到并行的数据转换
从外围设备或一个调制解调器接收到的字符
和并行到串行的数据字符转换重
可察觉从CPU CPU可以阅读完整的
该UART在任何时间的功能操作过程中的地位
报告和灰的状态信息包括类型和反对
由正在执行的传输操作的DITION
UART以及任何错误条件（奇偶校验溢出fram-
ING或间隔中断）
UART包括一个可编程的波特率发生器
其能够将所述定时基准时钟输入的
通过1除数（2
16
b
1） ，并产生一个16
c
时钟
驱动内部的发送器逻辑规定也IN-
cluded使用本16
c
时钟来驱动接收器逻辑的
UART具有完整的调制解调器控制能力和proc-
ESSOR中断系统的中断可以被编程为
用户的要求最小化，计算所需
来处理该通信链路
该UART是采用美国国家半导体公司的AD-制造
vanced M
2
CMOS工艺
也可以在软件控制下复位到16450模式
注意：此部分专利
Y
特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
能够运行所有现有的16450软件
引脚对引脚与除现有的16450兼容
为CSOUT （ 24）和NC （ 29 ）前和CSOUT
NC引脚分别TXRDY和RXRDY
复位后所有寄存器是相同的16450稳压
存器组
在FIFO模式发射机和接收机分别
缓冲的16字节FIFO的减少的数量
interrrupts提交给CPU
添加或删除标准异步通信
位（启动，停止和奇偶校验）或从串行数据
持有和移位寄存器中的16450模式消除
需要对CPU之间的精确同步
和串行数据
独立控制的发送接收线状态
和数据集的中断
可编程的波特率发生器把任何输入时钟
由1至（2
16
b
1 ），并生成16个
c
时钟
独立的接收器时钟输入
调制解调器控制功能（ RTS CTS DSR DTR RI
和DCD ）
完全可编程的串行接口特性
5- 6- 7-或8-位字符
偶奇或无奇偶校验位的产生和检测
1 - 1 - 或2个停止位
波特率产生（DC到1 5M波特）
错误的起始位检测
完整的状态报告功能
三态TTL驱动为数据和控制总线
行中止的产生和检测
内部诊断功能
通信链路故障环回控制
隔离
突破平价溢出帧错误模拟
全部中断优先级控制系统
基本CON组fi guration
TL 8652 - 1
TRI- STATE是美国国家半导体公司的注册商标。
C
1995年全国半导体公司
TL 8652
RRD - B30M75印制在U S A
30
t
ADS
t
AH
t
AR
t
AS
t
AW
t
CH
t
CS
t
企业社会责任
t
CSW
t
DH
t
DS
t
HZ
t
MR
t
RA
t
RC
t
RCS
t
RD
t
RDD
t
差饷物业估价署
t
WA
t
WC
t
WCS
t
WR
t
XH
t
XL
RC
WC
N
t
BHD
t
BLD
t
HW
t
LW
AC电气特性
T
A
e
0 ℃
a
70 C
参数
地址选通脉冲宽度
地址保持时间
RD RD延迟从地址
地址建立时间
WR WR延迟从地址
芯片选择保持时间
片选建立时间
RD RD延迟从芯片选择
WR WR延迟的选择
数据保持时间
数据建立时间
RD RD为浮动数据延迟
主复位脉冲宽度
从RD RD地址保持时间
读周期延迟
从RD RD芯片选择保持时间
RD RD选通脉冲宽度
RD RD到驱动程序启用禁用
延迟从RD RD到数据
从WR WR地址保持时间
写周期延迟
从WR WR芯片选择保持时间
WR WR选通脉冲宽度
时钟高脉冲的持续时间
低时钟脉冲的持续时间
读周期
e
t
AR
a
t
RD
a
t
RC
写周期
e
t
AW
a
t
WR
a
t
WC
波特率除数
波特输出上升沿延迟
波特输出下降沿延迟
波特输出时间
波特输出停机时间
从活动边沿延迟
RD的复位中断
延迟从RD RD
（ RD RBR或RD LSR ）
复位中断
从RD RBR延迟
到RXRDY无效
延迟从RCLK采样时间
延迟从停止到设置中断
（注2 ）
（注1 ）
（注1 ）
（注1 ）
（注1 ）
（注1 ）
（注1 ）
（注1 ）
V
DD
E A
5V
g
10%
民
60
0
30
60
30
0
60
30
30
30
30
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
100
ns
ns
ns
ns
ns
ns
60
60
20
150
20
100
55
55
280
280
1
2
16
b
1
175
175
75
100
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
符号
条件
100pF的负载（注3）
0
5000
20
125
20
125
100pF的负载（注3）
100 PF加载
（注1 ）
外部时钟（最大8 ）
外部时钟（最大8 ）
波特率发生器
100 pF负载
100 pF负载
f
X
e
8
d
2 100 pF负载
f
X
e
8
d
2 100 pF负载
接收器
t
RAI
t
RINT
ns
100 pF负载
1000
290
2000
1
ns
ns
ns
RCLK
周期
t
RXI
t
SCD
t
圣马丁
注1
只适用于当ADS接低电平
注2
在FIFO模式（ FCR0
e
1 ）触发电平中断接收数据可用指示的积极RXRDY标志和溢出错误指示
将推迟3 RCLKs状态指示灯（ PE FE BI）将推迟3 RCLKs的第一个字节被接收后，对于随后收到的这些字节
指示灯会立即更新后RDRBR变为无效超时中断延迟8 RCLKs
注3
充电和放电时间由V确定
OL
V
OH
与外部负载
注4
这些规范是初步
4
30
AC电气特性
（续）
参数
条件
民
最大
单位
符号
发射机
t
HR
t
IR
t
国税局
t
SI
t
的STi
t
SXA
t
WXI
调制解调器控制
t
MDO
t
RIM
t
SIM卡
从WR WR延迟（ WR THR ）
复位中断
延迟从RD RD （ RD IIR ）重置
中断（ THRE ）
从最初的INTR复位延迟发送
开始
从最初的写操作延时中断
延迟从停止到中断（ THRE ）
从开始延迟到TXRDY活跃
从写入延迟到TXRDY不活跃
100 pF负载
100 pF负载
175
250
8
24
24
8
8
195
ns
ns
BAUDOUT
周期
BAUDOUT
周期
BAUDOUT
周期
BAUDOUT
周期
ns
（注1 ）
（注1 ）
100 pF负载
100 pF负载
16
8
延迟从WR WR （ WR MCR ）以
产量
从RD RD延迟到复位中断
（ RD MSR ）
从MODEM输入延迟设置中断
100 pF负载
100 pF负载
100 pF负载
200
250
250
ns
ns
ns
注1
这种延迟将1个字符时间减去如果发送中断延迟电路被激活的最后一个停止位时间延长（见FIFO中断模式
操作）
注2
这些规范是初步
40
时序波形
（所有的时序参考有效0和1有效）
外部时钟输入（ 24 0 MHz的最大值）
AC测试点
TL 8652 -3
TL 8652 - 2
注1
2 4V和0 4V电平的输入端的AC测试过程中被驱动到电压
注2
2 0V和0 8V水平是在哪个定时试验取得的电压
BAUDOUT时间
TL 8652 - 4
5
QQ：2880707522 复制
