最终科幻
COM'L : H-7 /10/ 15/20
IND : H-10 /15/20
PALCE26V12家庭
28引脚EE CMOS通用PAL器件
特色鲜明
s
28针多功能PAL可编程逻辑
设备架构
s
电可擦除CMOS技术
在提供高功率的一半(仅为115 mA)的
速度( 7.5 ns的传播延迟)
s
14专用输入和12个输入/输出
宏单元为架构的灵活性
s
宏单元可以注册或组合,
和高有效或低有效
s
多样化的产品长期经销允许最多
每路输出16项产品
s
两个时钟输入的独立功能
s
全球异步复位和同步
初始化预设
s
预注册的可测试性和内置
寄存器复位上电
s
空间效率28引脚SKINNYDIP和PLCC
套餐
s
中心VCC和GND引脚,以提高信号
特征
s
丰富的第三方软件和编程
通过FusionPLD合作伙伴支持
概述
该PALCE26V12是流行的28引脚版本
PAL22V10架构。内置低功耗,高
速度,电可擦除的CMOS技术,该
PALCE26V12提供了许多独特的优势。
器件的逻辑是根据自动配置
该用户的设计规范。设计是由简化
设计软件,允许自动创建一个
基于布尔或状态方程编程文件。
该软件也可以用来验证设计和
可以提供测试向量的编程设备。
该PALCE26V12利用熟悉的加总产品
(和/或)体系结构,允许用户实现
复杂的逻辑功能容易且高效。多种
组合逻辑的电平总是可以减小
总结-的副产物的形式,以优势
很宽的输入盖茨在PAL制式设备可用。该
函数编程到器件通过
电可擦除的浮栅的细胞中的与逻辑
阵列和宏单元。在未编程状态,
所有与产品方面浮高。如果既真且
任何输入的互补连接,这个词会
长期低。
的乘积项被连接到固定的或阵列
与整个输出一个变化的分布,从8至16个
(见框图) 。该产品的总和或饲料
输出宏单元。每个宏单元可以亲
编程作为注册或组合,高电平有效或
低电平有效,注册的I / O可能。触发器可以
时钟可以由两个时钟输入中的一个。输出
配置由4位控制3确定
多路转换器在每个宏单元。
AMD的FusionPLD程序允许PALCE26V12
设计以使用各种各样的实施
流行的工业标准的设计工具。通过合作
密切与FusionPLD合作伙伴,AMD证明,
该工具提供准确,高质量的支持。通过确保
第三方工具可用,成本降低
因为设计师没有买了一套完整的
的每个设备的新工具。该FusionPLD程序
还大大缩短了设计时间,因为设计人员可以
使用的工具已经安装和熟悉的。请
参考PLD软件参考指南认证
开发系统和编程参考
指南批准的程序员。
2-306
出版#
16072
启示录
E
发行日期:
1996年2月
修订
/0
AMD
订购信息
商用和工业产品
AMD商业和工业可编程逻辑产品可与多种订购选项。订单
数(有效组合)被组合形成:
PAL
CE 26 V 12 H
-7
P C / 4
家庭类型
PAL =可编程阵列逻辑
技术
CE = CMOS电可擦除
数
ARRAY INPUTS
输出类型
V =通用
输出数
动力
H =半功率( 115毫安我
CC
)
随机处理
空白=标准处理
编程标志
/ 4 =第一次修改
(可能需要程序员
更新)
工作条件
C =商业( 0
°
C至+75
°
C)
I =工业级( -40
°
C至+ 85
°
C)
套餐类型
P = 28引脚300密耳整形
SKINNYDIP ( PD3028 )
J = 28引脚塑料有引线芯片
载体( PL 028 )
速度
-7 = 7.5纳秒吨
PD
-10 = 10纳秒吨
PD
-15 = 15纳秒吨
PD
-20 = 20纳秒吨
PD
有效组合
PALCE26V12H-7
PALCE26V12H-10
PALCE26V12H-15
PALCE26V12H-20
JC
PC机, JC , PI , JI
/4
有效组合
有效组合列表配置计划是
在成交量支持此设备。咨询某一地址
CAL AMD销售办事处,以确认具体的可用性
有效组合,并检查新发布
组合。
2–308
PALCE26V12H -7 /10/ 15/20 ( Com'l ),H -10 /15/20 (茚基)
AMD
功能说明
该PALCE26V12有14专用输入线,
其中的两个可以用作时钟输入。未使用的输入
应直接连接到地或V
CC
。缓冲区
器件的输入和反馈兼得真实,
互补的输出,以提供用户可选的
信号的极性。输入驱动可编程与
逻辑阵列的输出通过固定或逻辑阵列。
或门养活12 I / O宏单元(见
图1)。宏蜂窝允许八潜力的企业之一
输出配置;注册或组合, AC-
略去高或低电平有效,与寄存器或I / O引脚的反馈
(参见图2) 。此外,注册的配置可以
时钟可以由任意的两个时钟输入。
配置的选择是根据制成
用户的设计规范和相应的程序 -
配置的明位S0 -S3
(
参照表1) 。
多路控制开始浮到V
CC
(1)通过一
可编程单元,选择通过了“ 1 ”的路径
多路复用器。编程的细胞连接的控制
线和GND (0),选择“0”的路径。
OE
AR CLK 1
P1
AR
Q
1
0
CLK 2
SP
1
S3*
S2
0
S1
Q
SP
1
1
0
0
0
1
0
1
S0
Pn
n = 8,8,10,12,14,16
*当选择S 1 S 3 = 1 (未编程)反馈。
当S 3 = 0 (编程) ,反馈是相反的
选定为S 1 。
16072E-4
图1. PALCE26V12宏单元
注册或组合
该PALCE26V12的每个宏单元包括一个D型
触发器用于数据存储和同步。该
触发器上的低电平到高电平的上升沿加载
选择的时钟输入。任何宏蜂窝可以被配置
作为组合,通过选择多路复用器路径
绕过触发器。旁路由位S1控制。
表1.宏单元配置表
S3
1
1
1
1
0
0
0
0
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
输出CON组fi guration
注册输出和反馈,
低电平有效
注册输出和反馈,
高电平有效
组合I / O ,低电平有效
组合I / O ,高电平有效
注册的I / O ,低电平有效
注册的I / O ,高电平有效
组合输出,注册
反馈,低电平有效
组合输出,注册
反馈,高电平有效
可编程时钟
的时钟输入任何触发器可以被选择为
无论从引脚1和引脚4, 2 : 1多路复用器控制
位S2判断的时钟输入。
可编程反馈
2:1多路转换器允许用户以确定是否
宏蜂窝反馈来自触发器或
从I / O引脚,独立的输出是否是
注册或组合。因此,注册输出
可能有内部寄存器反馈的速度更快
(f
最大
内部) ,或I /使用的引脚为邻反馈
直接输入(F
最大
外部) 。组合输出可能
具有I / O的反馈,无论是在其他使用的信号
方程或用作另一个直接输入,或寄存器
反馈。
1 =未编程的EE位
0 =程序EE位
S2
1
0
时钟输入
CLK
1
/I
0
CLK
2
/I
3
PALCE26V12家庭
2–309
AMD
反馈多路复用器由同一个位控制
(S1),控制该输出是否被登记或
组合,如在22V10 ,用另外
控制位( S3),其允许替代反馈路径
要被选择。当S3 = 1 , S1选择寄存器
反馈注册输出( S1 = 0 )和I / O
反馈组合输出( S 1 = 1)。当S3 =
0 ,相反的选择:输入/输出反馈注册
输出和寄存器反馈的组合输出。
上电复位
所有触发器的功率至逻辑低电平为预测
系统初始化。在PALCE26V12的输出将
被高或低视的输出是否
活性低或活性高,分别为。在V
CC
必须上升
是单调的,并且复位延迟时间是1000纳秒
最大。
注册PRELOAD
在PALCE26V12寄存器可以预装
从输出管脚,以方便的功能测试
复杂的状态机的设计。此功能允许
直接装载任意状态,由此使得
经过长时间的测试向量SE-不必要的循环
quences以达到所需的状态。此外,过渡
从非法状态可以通过加载非法核实
州和观察正确恢复。
可编程的启动和I / O
每个宏单元具有三态输出缓冲存储器中的
由个别的乘积项进行控制。启用和禁用
能的器件输入的任意组合的函数或
反馈。宏蜂窝提供了一个双向I / O引脚
如果I / O的反馈被选择,并且可以被配置为
专用输入,如果缓冲区始终禁用。这是
由所有的输入连接到所述使能实现
长期,迫使的补充投入,也可以
始终为低电平。要永久使能输出,所有
输入从长期离开断开(中
未编程状态) 。
安全位
编程和校验,一个PALCE26V12后
设计可以通过编程安全位固定。
一旦编程,该位失败的回读
内部编程模式由器件编程器,
来自竞争对手的专利保护设计。亲
编程安全位禁用预紧力,以及
阵列将在犹如每一位被断开。该
安全位只能进行擦除结合
擦除整个格局。
可编程输出极性
每个宏单元输出的极性可以是高态有效
或低电平有效,要么匹配输出信号的需求或
降低产品的条款。可编程极性允许
布尔表达式将被写入在其最紧凑
形式(真或倒置) ,而输出还是可以的
所需的极性。它还可以保存“ DeMorganizing ”
努力。
选择是通过可编程的位S0的控制
输出宏单元,并影响登记和
组合输出。选择是自动的,基于
设计规范和引脚定义。如果销
定义和输出方程具有相同的极性,
的输出被设定为高电平。
编程和擦除
该PALCE26V12可以在标准的编程
逻辑程序员。它也可以被擦除重置
先前配置的设备恢复到原始状态。
擦除是通过编程自动执行
硬件。不需要特殊的擦除操作。
质量和可测试性
该PALCE26V12提供内置的一个非常高的水平
质量。该装置的可擦性提供了一种手段
对核实的所有交流和直流参数性能。
此外,该验证完整的可编程性和
该装置的功能,以提供最高的
编程的产量和后期编程功能
收益率的行业。
预置/复位
对于初始化, PALCE26V12具有附加
预置和复位乘积项。这些术语
连接到所有已注册的输出。当同步的
理性预设( SP )产品长期被置为高电平时,
输出寄存器将被装入具有高或下
低到高的时钟跳变。当异步
复位( AR )产品长期被置为高电平时,输出
寄存器将立即被加载具有低
独立的时钟。
需要注意的是预置和复位控制触发器,而不是
输出引脚。的输出电平由输出测定
极性选择。
技术
高速PALCE26V12被制造与AMD的
先进的电可擦除( EE ) CMOS工艺。
该阵列连接形成成熟的EE细胞。
输入和输出被设计为与之兼容
TTL器件。该技术提供了强大的输入
钳位二极管,输出压摆率控制,并接地
基底清洁切换。
2–310
PALCE26V12家庭
最终科幻
COM'L : H-7 /10/ 15/20
IND : H-10 /15/20
PALCE26V12家庭
28引脚EE CMOS通用PAL器件
特色鲜明
s
28针多功能PAL可编程逻辑
设备架构
s
电可擦除CMOS技术
在提供高功率的一半(仅为115 mA)的
速度( 7.5 ns的传播延迟)
s
14专用输入和12个输入/输出
宏单元为架构的灵活性
s
宏单元可以注册或组合,
和高有效或低有效
s
多样化的产品长期经销允许最多
每路输出16项产品
s
两个时钟输入的独立功能
s
全球异步复位和同步
初始化预设
s
预注册的可测试性和内置
寄存器复位上电
s
空间效率28引脚SKINNYDIP和PLCC
套餐
s
中心VCC和GND引脚,以提高信号
特征
s
丰富的第三方软件和编程
通过FusionPLD合作伙伴支持
概述
该PALCE26V12是流行的28引脚版本
PAL22V10架构。内置低功耗,高
速度,电可擦除的CMOS技术,该
PALCE26V12提供了许多独特的优势。
器件的逻辑是根据自动配置
该用户的设计规范。设计是由简化
设计软件,允许自动创建一个
基于布尔或状态方程编程文件。
该软件也可以用来验证设计和
可以提供测试向量的编程设备。
该PALCE26V12利用熟悉的加总产品
(和/或)体系结构,允许用户实现
复杂的逻辑功能容易且高效。多种
组合逻辑的电平总是可以减小
总结-的副产物的形式,以优势
很宽的输入盖茨在PAL制式设备可用。该
函数编程到器件通过
电可擦除的浮栅的细胞中的与逻辑
阵列和宏单元。在未编程状态,
所有与产品方面浮高。如果既真且
任何输入的互补连接,这个词会
长期低。
的乘积项被连接到固定的或阵列
与整个输出一个变化的分布,从8至16个
(见框图) 。该产品的总和或饲料
输出宏单元。每个宏单元可以亲
编程作为注册或组合,高电平有效或
低电平有效,注册的I / O可能。触发器可以
时钟可以由两个时钟输入中的一个。输出
配置由4位控制3确定
多路转换器在每个宏单元。
AMD的FusionPLD程序允许PALCE26V12
设计以使用各种各样的实施
流行的工业标准的设计工具。通过合作
密切与FusionPLD合作伙伴,AMD证明,
该工具提供准确,高质量的支持。通过确保
第三方工具可用,成本降低
因为设计师没有买了一套完整的
的每个设备的新工具。该FusionPLD程序
还大大缩短了设计时间,因为设计人员可以
使用的工具已经安装和熟悉的。请
参考PLD软件参考指南认证
开发系统和编程参考
指南批准的程序员。
2-306
出版#
16072
启示录
E
发行日期:
1996年2月
修订
/0
AMD
订购信息
商用和工业产品
AMD商业和工业可编程逻辑产品可与多种订购选项。订单
数(有效组合)被组合形成:
PAL
CE 26 V 12 H
-7
P C / 4
家庭类型
PAL =可编程阵列逻辑
技术
CE = CMOS电可擦除
数
ARRAY INPUTS
输出类型
V =通用
输出数
动力
H =半功率( 115毫安我
CC
)
随机处理
空白=标准处理
编程标志
/ 4 =第一次修改
(可能需要程序员
更新)
工作条件
C =商业( 0
°
C至+75
°
C)
I =工业级( -40
°
C至+ 85
°
C)
套餐类型
P = 28引脚300密耳整形
SKINNYDIP ( PD3028 )
J = 28引脚塑料有引线芯片
载体( PL 028 )
速度
-7 = 7.5纳秒吨
PD
-10 = 10纳秒吨
PD
-15 = 15纳秒吨
PD
-20 = 20纳秒吨
PD
有效组合
PALCE26V12H-7
PALCE26V12H-10
PALCE26V12H-15
PALCE26V12H-20
JC
PC机, JC , PI , JI
/4
有效组合
有效组合列表配置计划是
在成交量支持此设备。咨询某一地址
CAL AMD销售办事处,以确认具体的可用性
有效组合,并检查新发布
组合。
2–308
PALCE26V12H -7 /10/ 15/20 ( Com'l ),H -10 /15/20 (茚基)
AMD
功能说明
该PALCE26V12有14专用输入线,
其中的两个可以用作时钟输入。未使用的输入
应直接连接到地或V
CC
。缓冲区
器件的输入和反馈兼得真实,
互补的输出,以提供用户可选的
信号的极性。输入驱动可编程与
逻辑阵列的输出通过固定或逻辑阵列。
或门养活12 I / O宏单元(见
图1)。宏蜂窝允许八潜力的企业之一
输出配置;注册或组合, AC-
略去高或低电平有效,与寄存器或I / O引脚的反馈
(参见图2) 。此外,注册的配置可以
时钟可以由任意的两个时钟输入。
配置的选择是根据制成
用户的设计规范和相应的程序 -
配置的明位S0 -S3
(
参照表1) 。
多路控制开始浮到V
CC
(1)通过一
可编程单元,选择通过了“ 1 ”的路径
多路复用器。编程的细胞连接的控制
线和GND (0),选择“0”的路径。
OE
AR CLK 1
P1
AR
Q
1
0
CLK 2
SP
1
S3*
S2
0
S1
Q
SP
1
1
0
0
0
1
0
1
S0
Pn
n = 8,8,10,12,14,16
*当选择S 1 S 3 = 1 (未编程)反馈。
当S 3 = 0 (编程) ,反馈是相反的
选定为S 1 。
16072E-4
图1. PALCE26V12宏单元
注册或组合
该PALCE26V12的每个宏单元包括一个D型
触发器用于数据存储和同步。该
触发器上的低电平到高电平的上升沿加载
选择的时钟输入。任何宏蜂窝可以被配置
作为组合,通过选择多路复用器路径
绕过触发器。旁路由位S1控制。
表1.宏单元配置表
S3
1
1
1
1
0
0
0
0
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
输出CON组fi guration
注册输出和反馈,
低电平有效
注册输出和反馈,
高电平有效
组合I / O ,低电平有效
组合I / O ,高电平有效
注册的I / O ,低电平有效
注册的I / O ,高电平有效
组合输出,注册
反馈,低电平有效
组合输出,注册
反馈,高电平有效
可编程时钟
的时钟输入任何触发器可以被选择为
无论从引脚1和引脚4, 2 : 1多路复用器控制
位S2判断的时钟输入。
可编程反馈
2:1多路转换器允许用户以确定是否
宏蜂窝反馈来自触发器或
从I / O引脚,独立的输出是否是
注册或组合。因此,注册输出
可能有内部寄存器反馈的速度更快
(f
最大
内部) ,或I /使用的引脚为邻反馈
直接输入(F
最大
外部) 。组合输出可能
具有I / O的反馈,无论是在其他使用的信号
方程或用作另一个直接输入,或寄存器
反馈。
1 =未编程的EE位
0 =程序EE位
S2
1
0
时钟输入
CLK
1
/I
0
CLK
2
/I
3
PALCE26V12家庭
2–309
AMD
反馈多路复用器由同一个位控制
(S1),控制该输出是否被登记或
组合,如在22V10 ,用另外
控制位( S3),其允许替代反馈路径
要被选择。当S3 = 1 , S1选择寄存器
反馈注册输出( S1 = 0 )和I / O
反馈组合输出( S 1 = 1)。当S3 =
0 ,相反的选择:输入/输出反馈注册
输出和寄存器反馈的组合输出。
上电复位
所有触发器的功率至逻辑低电平为预测
系统初始化。在PALCE26V12的输出将
被高或低视的输出是否
活性低或活性高,分别为。在V
CC
必须上升
是单调的,并且复位延迟时间是1000纳秒
最大。
注册PRELOAD
在PALCE26V12寄存器可以预装
从输出管脚,以方便的功能测试
复杂的状态机的设计。此功能允许
直接装载任意状态,由此使得
经过长时间的测试向量SE-不必要的循环
quences以达到所需的状态。此外,过渡
从非法状态可以通过加载非法核实
州和观察正确恢复。
可编程的启动和I / O
每个宏单元具有三态输出缓冲存储器中的
由个别的乘积项进行控制。启用和禁用
能的器件输入的任意组合的函数或
反馈。宏蜂窝提供了一个双向I / O引脚
如果I / O的反馈被选择,并且可以被配置为
专用输入,如果缓冲区始终禁用。这是
由所有的输入连接到所述使能实现
长期,迫使的补充投入,也可以
始终为低电平。要永久使能输出,所有
输入从长期离开断开(中
未编程状态) 。
安全位
编程和校验,一个PALCE26V12后
设计可以通过编程安全位固定。
一旦编程,该位失败的回读
内部编程模式由器件编程器,
来自竞争对手的专利保护设计。亲
编程安全位禁用预紧力,以及
阵列将在犹如每一位被断开。该
安全位只能进行擦除结合
擦除整个格局。
可编程输出极性
每个宏单元输出的极性可以是高态有效
或低电平有效,要么匹配输出信号的需求或
降低产品的条款。可编程极性允许
布尔表达式将被写入在其最紧凑
形式(真或倒置) ,而输出还是可以的
所需的极性。它还可以保存“ DeMorganizing ”
努力。
选择是通过可编程的位S0的控制
输出宏单元,并影响登记和
组合输出。选择是自动的,基于
设计规范和引脚定义。如果销
定义和输出方程具有相同的极性,
的输出被设定为高电平。
编程和擦除
该PALCE26V12可以在标准的编程
逻辑程序员。它也可以被擦除重置
先前配置的设备恢复到原始状态。
擦除是通过编程自动执行
硬件。不需要特殊的擦除操作。
质量和可测试性
该PALCE26V12提供内置的一个非常高的水平
质量。该装置的可擦性提供了一种手段
对核实的所有交流和直流参数性能。
此外,该验证完整的可编程性和
该装置的功能,以提供最高的
编程的产量和后期编程功能
收益率的行业。
预置/复位
对于初始化, PALCE26V12具有附加
预置和复位乘积项。这些术语
连接到所有已注册的输出。当同步的
理性预设( SP )产品长期被置为高电平时,
输出寄存器将被装入具有高或下
低到高的时钟跳变。当异步
复位( AR )产品长期被置为高电平时,输出
寄存器将立即被加载具有低
独立的时钟。
需要注意的是预置和复位控制触发器,而不是
输出引脚。的输出电平由输出测定
极性选择。
技术
高速PALCE26V12被制造与AMD的
先进的电可擦除( EE ) CMOS工艺。
该阵列连接形成成熟的EE细胞。
输入和输出被设计为与之兼容
TTL器件。该技术提供了强大的输入
钳位二极管,输出压摆率控制,并接地
基底清洁切换。
2–310
PALCE26V12家庭