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PALCE22V10 COM'L ：H- 5/7 /10/15 /25 Q -10 /二十五分之一十五IND ： H-10 /15/ 20/25

PALCE22V10Z COM'L ： -25

IND ： -15/25

PALCE22V10和PALCE22V10Z

族

24引脚EE CMOS （零功耗）多功能PAL器件

特色鲜明

快5 ns的传播延迟和142.8兆赫F

最大

（外部）

低功耗CMOS EE

10宏单元可编程为登记或组合，和高有效或低

匹配应用需求

多样化的产品长期经销允许每个输出16产品条款复杂

功能

外围组件互连（PCI ）标准的（-5 / -7 / -10）

全球异步复位和初始化同步预设

上电复位初始化和预注册的可测试性

丰富的第三方软件和编程器支持

24引脚裸泳， 24引脚SOIC封装，以及28引脚PLCC

5纳秒和7.5纳秒版本采用分体式引线框架，以提高性能

概述

该PALCE22V10提供用户可编程逻辑取代传统SSI / MSI门和

FL IP- FL OPS在减少芯片数量。

该PALCE22V10Z是一种先进的PAL

设备内置零功耗，高速， electrically-

可擦除CMOS技术。它提供用户可编程的逻辑用于替换传统的零

功耗CMOS SSI / MSI门和FL IP- FL OPS在减少芯片数量。

该PALCE22V10Z提供了待机零功耗和高速。在30 μA最大待机

电流， PALCE22V10Z允许电池供电的操作延长的时间。

在PAL设备实现了熟悉的布尔逻辑的传递函数，乘积之和。该

PAL器件是一种可编程的与阵列驱动一个固定或阵列。与门阵列进行编程

创建定制产品方面，而或阵列金额选择方面的输出。

该产品分别连接到固定的的网络或阵列有不同的分布来自全国8至16

输出（见框图）。该产品的总和或饲料的输出宏单元。每

宏单元可以编程为登记或组合，以及高电平或低电平有效。该

输出CON组fi guration由两比特控制中的每个宏单元的两个多路复用器来决定。

出版＃

16564

Amendment/0

启：

发行日期：

1998年11月

框图

CLK / I

- I

可编程

和阵列

(44 x 132)

RESET

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

产量

逻辑

万家乐

CELL

预设

I / O

功能说明

该PALCE22V10允许系统工程师来实现片上的设计，通过编程

EE细胞精读音响gure AND和OR门的装置内，根据所需的逻辑功能。

门之间的复杂的连接，这在以前需要耗时的布局，都是

来自PC板抬起并放置在硅，在那里他们可以很容易地在MODI音响编

原型设计或生产。

该PALCE22V10Z是PALCE22V10的零功耗版本。它具有所有的建筑特色

的PALCE22V10 。此外， PALCE22V10Z具有零待机功耗和未使用的产品

长期停用。

产品方面与所有连接打开的假设逻辑高电平状态;产品条款

同时连接到真正的和任何一个输入补假设的逻辑低状态。

该PALCE22V10具有12个输入和10个I / O宏单元。宏小区（图1）允许的四分之一

潜在产出CON连接gurations注册输出或组合I / O ，高有效或低

（参见图1）。该CON组fi guration选择是根据用户的设计规范网络阳离子，使

在CON组fi guration了相应的编程位■

- S

。多路控制连接

通过一个可编程的位到地（0），通过多路器选择的“0”的路径。删除

位断开GND的控制线，它被驱动到高电平，选择“1”的路径。

该装置产生与在每一输入端与门阵列的连接是EE细胞链路，并

可以通过施加适当的电压向电路有选择地去除。利用一个easily-

实现的编程算法，这些产品可以被快速地编程，以任何

自定义模式。

PALCE22V10和PALCE22V10Z家庭

可变的输入/输出引脚比

该PALCE22V10具有12专用输入线，并且每个宏单元的输出可以是一个I / O引脚。

缓冲器的输入设备有互补输出，以提供用户可编程的输入信号

极性。未使用的输入引脚应连接到V

或GND 。

CLK

I /对

输出CON组fi guration

组合/低电平有效

组合/主动高

0 =程序EE位

1 =擦除（收费） EE位

16564E-004

图1.输出逻辑宏单元图

注册输出CON组fi guration

该PALCE22V10的每个宏单元包括一个D型佛罗里达州的ip-佛罗里达州运算数据存储和

同步。在IP- FL佛罗里达州运装在时钟输入的低电平到高电平跳变。在

注册CON组fi guration （S

= 0），则数组的反馈是从佛罗里达州的ip-佛罗里达州运算的Q值。

组合I / O CON组fi guration

任宏单元可以通过选择绕过多路复用器路径是CON连接gured作为组合

在佛罗里达州IP- FL运（S

= 1）。在组合CON连接配置中，反馈是从引脚。

PALCE22V10和PALCE22V10Z家庭

CLK

一。注册/低电平

S0 = 0

S1 = 0

S0 = 0

S1 = 1

B 。组合/低电平

S0 = 1

S1 = 0

S0 = 1

S1 = 1

CLK

。注册/主动高

。组合/主动高

16564E-005

图2.宏单元CON组fi guration选项

可编程三态输出

每个输出有三态控制的三态输出缓冲器。一个产品长期控制

缓冲器，允许启用和禁用是的设备的输入或输出的任何产品的功能

反馈。该组合输出提供了一个双向I / O引脚，并且可以CON组fi gured作为

一个专用的输入，如果缓冲区始终禁用。

可编程输出极性

每个宏单元输出的极性可以高有效或低，无论是匹配输出

信号需要或降低产品的条款。可编程极性使得布尔表达式是

写在其最紧凑的形式（真或倒置），而输出仍然可以是所希望的

极性。它还可以保存“ DeMorganizing ”的努力。

选择是通过可编程的位S控制

在输出宏单元，并同时影响注册

和组合输出。选择是自动的基础上，设计规范网络阳离子和销

德网络nitions 。如果引脚德音响nition和输出方程具有相同的极性时，输出为

编程为高有效（S

= 1).

预置/复位

对于初始化， PALCE22V10已预设和复位乘积项。这些术语被连接

所有已注册的输出。当同步预设（ SP ）产品长期被置为高电平时，

输出寄存器将被装入的下一个低到高的时钟跳变高电平。当

异步复位（AR）的乘积项被置为高电平时，输出寄存器将被立即

装有时钟的低电平独立。

PALCE22V10和PALCE22V10Z家庭

需要注意的是预置和复位控制FL IP- FL运算，而不是输出引脚。的输出电平被确定

由输出极性选择。

上电复位

所有的IP- FL FL OPS功率达为逻辑低电平可预测的系统初始化。的输出

PALCE22V10将取决于编程输出极性。在V

崛起必须是单调的，

和复位延迟时间是最大1000ns最大。

注册PRELOAD

在PALCE22V10寄存器可以从输出引脚预装方便实用

测试复杂的状态机的设计。此功能允许直接加载任意状态，

使其经过长时间的测试向量序列不必要周期来达到所需的状态。在

另外，从非法状态的转换可以通过加载非法状态和观察进行校验网络版

适当的恢复。

安全位

编程和VERI网络阳离子后， PALCE22V10的设计可以通过编程来保证

安全EE位。一旦编程，该位失败的内部程序模式的回读

通过器件编程器，确保来自竞争对手的专利设计。当安全位

编程时，该阵列会读，仿佛每一位被擦除，并预载将被禁用。

该位只能在与整个图形的消失一起被擦除。

编程和擦除

在PALCE22V10可以在标准逻辑程序员进行编程。它也可被擦除至

重置以前CON连接gured设备恢复到未编程状态。自动擦除是

通过编程的硬件完成。不需要特殊的擦除操作。

质量和可测试性

该PALCE22V10提供的内置的质量非常高的水平。该装置的可擦性提供

核实所有的AC和DC性能参数的直接手段。此外，本VERI音响上课

完全可编程性和该装置的功能，以提供最高的编程

产量和后期编程功能的产量在同行业中。

技术

高速PALCE22V10是用纤维制作的Vantis “先进的电可擦除（ EE ） CMOS

流程。该阵列连接形成成熟的EE细胞。输入和输出的设计

能与TTL兼容的设备。该技术提供了强大的输入钳位二极管，输出

摆率控制，以及接地基板清洁切换。

PCI法规遵从

在PALCE22V10H设备-5 / -7 / -10速度等级完全符合

PCI局部

巴士特定网络阳离子

由PCI特殊兴趣组公布的。该PALCE22V10H的预测

时间确保符合设计的PCI AC特定网络阳离子独立。

零待机电源模式

该PALCE22V10Z采用零待机功耗模式。当没有输入切换为

较长时间（一般为50纳秒），该PALCE22V10Z将进入待机状态，关机

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