商用/
产业
PA7024
PA7024 PEEL
TM
ARRAY
可编程电可擦除逻辑阵列
特点
s
CMOS电可擦除技术
- 可重编程的24引脚DIP ， SOIC和
28引脚PLCC封装
- 可选JN包22V10的电源/地
兼容性
最强大的24引脚可编程逻辑器件可用
- 20个I / O ， 2个输入/时钟，40个寄存器/锁存器
- 40逻辑单元输出功能
- 解放军的结构与真正的乘积项共享
- 逻辑功能和寄存器可以将I / O埋
灵活的逻辑单元
- 每单元多路输出功能
- D， T和JK具有特殊功能寄存器
- 独立或全局时钟，复位，预置位，
时钟极性和输出使能
产品逻辑-sum的输出使能
s
高速商用和工业版本
- 尽可能快为10ns / 15ns的（ tpdi / tpdx ） ， 71.4MHz （ f最大）
- 工业级可用于4.5 5.5V的Vcc
和-40至+ 85°C的温度
理想的组合，同步和
异步逻辑应用
- 多PLD和随机逻辑的整合
- 地埋柜，复杂的状态机
- 比较器，解码器，复用器和
等宽门功能
开发和编程支持
- 信息和通信技术PLACE开发软件
- 钳工的ABEL ，中国政法大学和其他软件
通过ICT PDS - 3和流行的三阶-Programming支持
党的程序员
s
s
s
s
概述
该PA7024是可编程电的一员
可擦除逻辑（ PEEL ）的基础上阵列系列ICT的
CMOS EEPROM技术。 PEEL 阵列设计 - 免费
器与普通的可编程逻辑器件通过提供限制
需要为今天的亲架构的灵活性和速度
可编程逻辑设计。在PA7024是迄今为止最
今天强大的24引脚可编程逻辑器件可提供20个I / O引脚， 2
输入/全局时钟和40的寄存器/锁存器（ 20埋逻辑
细胞和20个I / O寄存器/锁存器） 。其逻辑阵列imple-
ments积和84的逻辑功能共享80
产品条款。该PA7024的逻辑和I / O单元（低成本航空公司，
国际石油公司）是非常灵活的，提供两种输出功能
每个逻辑单元（总共40对所有20个逻辑单元） 。逻辑单元
可配置为D，T ， JK和注册具有独立
或全局时钟，复位，预置，时钟极性和其他
特殊功能。这使得它们适用于广泛VARI-
组合，同步和异步逻辑ETY
应用程序。与引脚兼容性和超强功能 - 设置
先进而精湛大多数24引脚可编程逻辑器件（ 22V10 ， EP610 / 630 ， GAL6002 ）
在PA7024可以实现超过架构设计师用手工设计
这样的设备的tectures 。该PA7024支持速度为
快为10ns / 15ns的（ tpdi / tpdx ）和71.4MHz （ f最大）在MOD-
中心提供全方位的功耗120毫安（ 85毫安典型值） 。 Packag-
ING包括24引脚DIP和SOIC 28引脚PLCC （见图
,
1） 。为PA7024开发和编程支持
通过信息通信技术和流行的第三方开发工具提供
生产厂家。
图1 ：引脚配置
图2.框图
DIP
SOIC
PLCC -J
PLCC- JN
1 6
PA7024
在连续工作范围表1 AC电气特性
-15
符号
t
SCI
t
SCX
t
COI
t
COX
t
HX
t
SK
t
AK
t
HK
t
SI
t
HI
t
PK
t
SPI
t
HPI
t
CK
t
CW
f
最大
1
f
最大
2
f
最大
3
f
最大
4
f
TGL
t
PR
t
ST
t
AW
t
RT
t
RTV
t
RTC
t
RW
t
RESET
-20
民
9
11
8
12
8
13
0
3
1
4
0
4
6
7
0
6
7
7
7
71.4
62.5
55.5
50.0
71.4
1
12
58.8
52.6
45.5
41.6
71.4
1
15
8
6
1
7
8
1
9
10
5
5
10
8
8
0
7
0
4
1
4
0
4/3
I-25
民
15
17
8
13
参数
6,12
内部设置到系统时钟
8
- LCC
14
(t
AL
+ t
SK
+ t
LC
- t
CK
)
输入
16
（ EXT ）设置为系统时钟 - LCC （T
IA +
t
SCI ）
系统时钟阵列诠释。 - LCC / IOC / INC。
14
(t
CK
+t
LC
)
系统时钟输出到外部。 - LCC （T
COI
+ t
LO
)
从系统时钟输入保持时间 - LCC
LCC输入设置为异步。时钟
13
- LCC
时钟在LCC或者IOC - LCC输出
LCC输入保持与系统时钟的时间 - LCC
输入设置为系统时钟 - IOC / INC。
14
(t
SK
- t
CK
)
IOC / INC - 从系统时钟输入保持时间
14
(t
SK
- t
CK
)
数组输入到国际奥委会PCLK时钟
输入设置以PCLK时钟
18
- IOC / INC （T
SK
-t
PK
-t
IA
)
16
从PCLK时钟输入保持
18
- IOC / INC （T
PK
+t
IA
-t
SK
)
16
系统时钟延迟到LCC / IOCINC
系统时钟高或低脉冲宽度
马克斯。系统时钟频率智力/ INT 1 / （T
SCI
+ t
COI
)
马克斯。系统时钟频率外/ 1 / （T
SCX
+ t
COI
)
马克斯。系统时钟频率的内部/外部1 / （T
SCI
+ t
COX
)
马克斯。系统时钟频率外部/外部1 / （T
SCX
+ t
COX
)
马克斯。系统时钟切换频率1 / （T
CW
+ t
CW
)
9
LCC介绍/复位输出LCC
输入到全局单元存在/复位（
TIA
+ t
AL
+ t
PR
)
Asynch 。预置/复位脉冲宽度
输入到LCC注册类型（ RT ）
LCC注册类型为LCC输出寄存器变化
输入到全局单元寄存器型变化（T
RT
+ t
RTV
)
Asynch 。章型脉冲宽度
上电复位时为透明状态寄存器
2
民
6
8
最大
最大
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0
3
1
4
0
4
9
ns
ns
ns
0
5
7
ns
ns
7
43.5
40.0
35.7
33.3
62.5
2
20
兆赫
兆赫
兆赫
兆赫
兆赫
ns
ns
ns
8
10
2
12
ns
ns
ns
ns
10
5
s
4 6
PA7024
连续计时 - 波形和框图
笔记
1.最小DC输入为-0.5V ，但是输入可能下冲至-2.0V的
时间小于20ns 。
用于时钟和V 2的测试点
CC
在T
R
,t
F
,t
CL
,t
CH
和叔
RESET
引用
在10 ％和90％的水平。
3. I / O引脚均为0V或V
CC
.
4.试验1输出的时间少于1秒的持续时间。
5.电容以抽样方式进行测试。
6.测试条件假设：为5ns的信号转变倍以下的
10 ％和90％点， 1.5V的定时基准电平（除非另有
指定）。
7. t
OE
从输入转移到V测量
REF
± 0.1V （参见用于负载测试
V
REF
值）。吨
OD
从输入转移到V测量
OH
-0.1Vor V
OL
+0.1V.
8. “系统时钟”指的引脚1或13（2或16的PLCC ）高速时钟。
9.对于T或JK （除以2 ）只操作寄存器的切换。
10.对于组合和异步时钟LCC输出延迟。
11. I
CC
对于一个典型的应用：此参数与设备测试
编程为一个10位D型计数器。
12.测试载荷在本数据手册的第5条规定。
13. “异步。时钟“指的是从求和项（或门）的时钟。
14. “ LCC ”一词表示该定时参数被应用到
LCC寄存器。的“ IOC”一词表示该定时参数是
适用于IOC寄存器。在“ LCC / IOC / INC ”一词表明，
时序参数被应用到了LCC ，国际奥委会和INC寄存器。
15.术语“输入”没有任何提及另一个词是指
（外部）输入引脚。
16.参数t
SPI
表明PCLK信号，国际奥委会寄存器
总是比从销或输入由绝对值的数据更慢
的（T
SK
-t
PK
-t
IA
） 。这意味着，没有设定时间，用于从所述数据
销或输入是必需的，即外部的数据和时钟可以被发送到
该设备同时进行。此外，从销的数据必须
保持稳定吨
HPI
时间，即等待PCLK信号在到达
国际奥委会寄存器。
17.典型（典型值）I
CC
测定在T
A
= 25°C ，频率= 25MHz的，V
CC
=5V.
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商用/
产业
PA7024
PA7024 PEEL
TM
ARRAY
可编程电可擦除逻辑阵列
特点
s
CMOS电可擦除技术
- 可重编程的24引脚DIP ， SOIC和
28引脚PLCC封装
- 可选JN包22V10的电源/地
兼容性
最强大的24引脚可编程逻辑器件可用
- 20个I / O ， 2个输入/时钟，40个寄存器/锁存器
- 40逻辑单元输出功能
- 解放军的结构与真正的乘积项共享
- 逻辑功能和寄存器可以将I / O埋
灵活的逻辑单元
- 每单元多路输出功能
- D， T和JK具有特殊功能寄存器
- 独立或全局时钟，复位，预置位，
时钟极性和输出使能
产品逻辑-sum的输出使能
s
高速商用和工业版本
- 尽可能快为10ns / 15ns的（ tpdi / tpdx ） ， 71.4MHz （ f最大）
- 工业级可用于4.5 5.5V的Vcc
和-40至+ 85°C的温度
理想的组合，同步和
异步逻辑应用
- 多PLD和随机逻辑的整合
- 地埋柜，复杂的状态机
- 比较器，解码器，复用器和
等宽门功能
开发和编程支持
- 信息和通信技术PLACE开发软件
- 钳工的ABEL ，中国政法大学和其他软件
通过ICT PDS - 3和流行的三阶-Programming支持
党的程序员
s
s
s
s
概述
该PA7024是可编程电的一员
可擦除逻辑（ PEEL ）的基础上阵列系列ICT的
CMOS EEPROM技术。 PEEL 阵列设计 - 免费
器与普通的可编程逻辑器件通过提供限制
需要为今天的亲架构的灵活性和速度
可编程逻辑设计。在PA7024是迄今为止最
今天强大的24引脚可编程逻辑器件可提供20个I / O引脚， 2
输入/全局时钟和40的寄存器/锁存器（ 20埋逻辑
细胞和20个I / O寄存器/锁存器） 。其逻辑阵列imple-
ments积和84的逻辑功能共享80
产品条款。该PA7024的逻辑和I / O单元（低成本航空公司，
国际石油公司）是非常灵活的，提供两种输出功能
每个逻辑单元（总共40对所有20个逻辑单元） 。逻辑单元
可配置为D，T ， JK和注册具有独立
或全局时钟，复位，预置，时钟极性和其他
特殊功能。这使得它们适用于广泛VARI-
组合，同步和异步逻辑ETY
应用程序。与引脚兼容性和超强功能 - 设置
先进而精湛大多数24引脚可编程逻辑器件（ 22V10 ， EP610 / 630 ， GAL6002 ）
在PA7024可以实现超过架构设计师用手工设计
这样的设备的tectures 。该PA7024支持速度为
快为10ns / 15ns的（ tpdi / tpdx ）和71.4MHz （ f最大）在MOD-
中心提供全方位的功耗120毫安（ 85毫安典型值） 。 Packag-
ING包括24引脚DIP和SOIC 28引脚PLCC （见图
,
1） 。为PA7024开发和编程支持
通过信息通信技术和流行的第三方开发工具提供
生产厂家。
图1 ：引脚配置
图2.框图
DIP
SOIC
PLCC -J
PLCC- JN
1 6
PA7024
在连续工作范围表1 AC电气特性
-15
符号
t
SCI
t
SCX
t
COI
t
COX
t
HX
t
SK
t
AK
t
HK
t
SI
t
HI
t
PK
t
SPI
t
HPI
t
CK
t
CW
f
最大
1
f
最大
2
f
最大
3
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最大
4
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TGL
t
PR
t
ST
t
AW
t
RT
t
RTV
t
RTC
t
RW
t
RESET
-20
民
9
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0
6
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7
71.4
62.5
55.5
50.0
71.4
1
12
58.8
52.6
45.5
41.6
71.4
1
15
8
6
1
7
8
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9
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4/3
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民
15
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8
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参数
6,12
内部设置到系统时钟
8
- LCC
14
(t
AL
+ t
SK
+ t
LC
- t
CK
)
输入
16
（ EXT ）设置为系统时钟 - LCC （T
IA +
t
SCI ）
系统时钟阵列诠释。 - LCC / IOC / INC。
14
(t
CK
+t
LC
)
系统时钟输出到外部。 - LCC （T
COI
+ t
LO
)
从系统时钟输入保持时间 - LCC
LCC输入设置为异步。时钟
13
- LCC
时钟在LCC或者IOC - LCC输出
LCC输入保持与系统时钟的时间 - LCC
输入设置为系统时钟 - IOC / INC。
14
(t
SK
- t
CK
)
IOC / INC - 从系统时钟输入保持时间
14
(t
SK
- t
CK
)
数组输入到国际奥委会PCLK时钟
输入设置以PCLK时钟
18
- IOC / INC （T
SK
-t
PK
-t
IA
)
16
从PCLK时钟输入保持
18
- IOC / INC （T
PK
+t
IA
-t
SK
)
16
系统时钟延迟到LCC / IOCINC
系统时钟高或低脉冲宽度
马克斯。系统时钟频率智力/ INT 1 / （T
SCI
+ t
COI
)
马克斯。系统时钟频率外/ 1 / （T
SCX
+ t
COI
)
马克斯。系统时钟频率的内部/外部1 / （T
SCI
+ t
COX
)
马克斯。系统时钟频率外部/外部1 / （T
SCX
+ t
COX
)
马克斯。系统时钟切换频率1 / （T
CW
+ t
CW
)
9
LCC介绍/复位输出LCC
输入到全局单元存在/复位（
TIA
+ t
AL
+ t
PR
)
Asynch 。预置/复位脉冲宽度
输入到LCC注册类型（ RT ）
LCC注册类型为LCC输出寄存器变化
输入到全局单元寄存器型变化（T
RT
+ t
RTV
)
Asynch 。章型脉冲宽度
上电复位时为透明状态寄存器
2
民
6
8
最大
最大
最大
单位
ns
ns
ns
ns
ns
ns
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ns
ns
ns
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ns
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62.5
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20
兆赫
兆赫
兆赫
兆赫
兆赫
ns
ns
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ns
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s
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PA7024
连续计时 - 波形和框图
笔记
1.最小DC输入为-0.5V ，但是输入可能下冲至-2.0V的
时间小于20ns 。
用于时钟和V 2的测试点
CC
在T
R
,t
F
,t
CL
,t
CH
和叔
RESET
引用
在10 ％和90％的水平。
3. I / O引脚均为0V或V
CC
.
4.试验1输出的时间少于1秒的持续时间。
5.电容以抽样方式进行测试。
6.测试条件假设：为5ns的信号转变倍以下的
10 ％和90％点， 1.5V的定时基准电平（除非另有
指定）。
7. t
OE
从输入转移到V测量
REF
± 0.1V （参见用于负载测试
V
REF
值）。吨
OD
从输入转移到V测量
OH
-0.1Vor V
OL
+0.1V.
8. “系统时钟”指的引脚1或13（2或16的PLCC ）高速时钟。
9.对于T或JK （除以2 ）只操作寄存器的切换。
10.对于组合和异步时钟LCC输出延迟。
11. I
CC
对于一个典型的应用：此参数与设备测试
编程为一个10位D型计数器。
12.测试载荷在本数据手册的第5条规定。
13. “异步。时钟“指的是从求和项（或门）的时钟。
14. “ LCC ”一词表示该定时参数被应用到
LCC寄存器。的“ IOC”一词表示该定时参数是
适用于IOC寄存器。在“ LCC / IOC / INC ”一词表明，
时序参数被应用到了LCC ，国际奥委会和INC寄存器。
15.术语“输入”没有任何提及另一个词是指
（外部）输入引脚。
16.参数t
SPI
表明PCLK信号，国际奥委会寄存器
总是比从销或输入由绝对值的数据更慢
的（T
SK
-t
PK
-t
IA
） 。这意味着，没有设定时间，用于从所述数据
销或输入是必需的，即外部的数据和时钟可以被发送到
该设备同时进行。此外，从销的数据必须
保持稳定吨
HPI
时间，即等待PCLK信号在到达
国际奥委会寄存器。
17.典型（典型值）I
CC
测定在T
A
= 25°C ，频率= 25MHz的，V
CC
=5V.
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QQ：2881677436 复制
