P4C150
超高速1K ×4
RESETTABLE静态CMOS RAM
特点
全CMOS ， 6T细胞
高速（平等机会和循环时间）
- 10/12/15/20/25 NS （商业）
- 15/20/25/35 NS （军事）
芯片清零功能
低功耗工作
单5V ± 10 ％电源
单独的输入和输出端口
三态输出
充分TTL兼容输入和输出
标准引脚（ JEDEC批准）
- 24引脚300密耳DIP
- 24引脚300密耳SOIC
- 28引脚LCC （ 350× 550密耳）
- 24引脚CERPACK
描述
该P4C150是一个4096位的超高速静态RAM
组织为1K ×4高速缓存的应用程序。
在RAM功能复位控制，使清除所有
也就是说在两年内循环时间为零。 CMOS内存
不需要时钟或刷新，并具有平等的机会
和循环时间。输入和输出完全与TTL
兼容。该内存采用5V单电源工作± 10 ％
宽容电源。
存取时间快10纳秒可用
允许大大提高了系统的运行速度。
复位所需的时间仅为20为10纳秒SRAM纳秒。
CMOS用于减少功耗低
的水平。
该P4C150是24引脚300密耳DIP和SOIC封装
封装提供卓越的板级密度。
该器件还提供28引脚LCC封装
还有一个24针FLATPACK军事应用。
功能框图
销刀豆网络gurations
DIP （P4 ，C4， D4） ，SOIC （S4）
CERPACK （ F3 ）相似
LCC （ L5）的
文档＃
SRAM105
REV A
1
修订后的2005年10月
P4C150
交流特性，读周期
(V
CC
= 5V ±10 ％ ，全温度范围）
(2)
符号。
t
RC
t
AA
t
AC
t
OH
t
LZ
t
HZ
t
OE
t
OLZ
t
OHZ
参数
读周期时间
地址访问时间
芯片选择访问时间
从输出保持
地址变更
芯片使能到
在低Z输出
芯片禁用到
在高Z输出
输出使能到
数据有效
输出使能到
在低Z输出
输出禁止以
在高Z输出
-10
10
10
8
2
2
4
7
2
5
2
2
2
12
-12
15
12
10
2
2
6
9
2
7
-15
20
15
12
2
2
8
10
2
9
-20
-25
25
20
14
2
2
10
14
2
11
13
13
15
2
25
15
2
2
35
-35
最小值最大值最小值最大值最小值最大值最小值最大值最小值最大值最小值最大值
35
35
单位
ns
ns
ns
ns
ns
15
20
ns
ns
ns
16
ns
读循环中没有时序波形。 1
(5,6)
读循环中没有时序波形。 2 （ CS控制）
(5, 7)
CS
注意事项：
5.我们是高读周期。
6.CS和
OE
为低电平的读周期。
7.ADDRESS必须是之前或concident与有效，
CS
过渡
低，T
AA
仍然必须满足。
8.转变是从稳态电压测量± 200 mV的
之前改变，同时装载如在图1中指定。
9.读周期时间是从最后一个有效地址，以测量
第一过渡的地址。
文档＃
SRAM105
REV A
第11 3
P4C150
交流特性 - 写周期
(V
CC
= 5V ±10 ％ ，全温度范围）
(2)
符号。
t
WC
t
CW
t
AW
t
AS
t
WP
t
AH
t
DW
t
DH
t
WZ
t
OW
参数
写周期时间
芯片使能时间结束写的
地址有效到写结束
地址建立时间
把脉冲宽度
从地址保持时间
写结束
数据有效到写结束
数据保持时间
写使能到输出中高Z
输出写入结束活动
-10
-25
-12
-15
-20
-35
单位
最小值最大值最小值最大值最小值最大值最小值最大值最小值最大值最小值最大值
10
8
8
0
8
0
5
0
5
2
2
12
10
10
1
10
1
8
1
8
2
15
11
13
1
11
1
11
1
12
3
20
13
16
1
13
1
13
1
15
3
25
15
20
2
15
2
15
2
20
3
35
20
25
2
20
2
20
2
25
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
时序波形写周期NO 。 1 （我们控制）
(10)
WE
时序波形写周期NO 。 2 （ CS控制）
(10)
CS
注意事项：
10.
CS
和
WE
必须是低的写周期。
11.如果
CS
云同时高
WE
高，输出遗体
在高阻抗状态。
12.写周期时间是从最后一个有效地址测到第一
转换地址。
文档＃
SRAM105
REV A
第11个5
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