2003年10月
修订版0.4
低成本倍频器
特点
生成的输入时钟的2倍和4倍的时钟
频率
输入时钟的频率范围从3兆赫至78兆赫
提供高达:
P2082A 156 MHz的输出时钟频率
P2084A 312 MHz的输出时钟频率
外部环路滤波器
低周期到周期抖动
3.3 V的工作电压范围
10毫安输出驱动器
TTL或CMOS兼容输出
超低功耗CMOS设计
可在工业温度范围
( -25℃至+ 85℃ )
提供8引脚SOIC和TSSOP
P2082A
P2084A
这是因为成本效益的专门设计的乘法器
替代品的高精确度频率振荡器。
该P2082A / 84A可以生成2X和4X输出时钟
分别输入频率,允许系统
节约使用廉价的晶体或谐振器的成本
以实现高频率相乘。
该P2082A / 84A可提供高达156 MHz和312 MHz的
分别输出时钟频率,通过使用所述
锁相回路( PLL)技术,可提供低抖动
和高精度的合成时钟。
应用
该P2082A / 84A的目标是朝着高频
CAN OSC替换市场。应用范围包括xDSL的,
路由器,网络, PC外设和嵌入式
系统。
产品说明
该
P2082A
和
P2084A
是
多才多艺
频率
框图
半导体联盟
2575 ,奥古斯丁驱动器
加利福尼亚州圣克拉拉
联系电话: 408.855.4900
传真: 408.855.4999
www.alsc.com
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修订版0.4
引脚配置
P2082A
P2084A
引脚说明
针#
1
2
3
4
5
6
7
8
引脚名称
XIN / CLKIN
XOUT
FS1
LF
VSS
CLKOUT
FS0
VDD
TYPE
I
I
I
I
P
O
I
P
描述
连接到晶振或时钟输入。
晶振输出。
用数字逻辑输入选择输入频率范围。 (见输入
频率选择)。该引脚具有内部上拉电阻。
外部环路滤波器的PLL 。 (见环路滤波器选型表的值。 )
接地连接。连接到系统地。
时钟输出。
用数字逻辑输入选择输入频率范围。 (见输入
频率选择)。该引脚具有内部上拉电阻。
连接至+3.3 V.
输入频率选择
FS1
0
0
1
1
FS0
0
1
0
1
输入(兆赫)
3-9
10至19
20至38
39 78
输出频率缩放
P2082A
P2084A
6至18个
12至36
20至38
40 76
78至156
40 76
80 152
156到312
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输出时钟选择实例
P2082A
P2084A
该P2084A可以从输入的参考频率产生4X 。 P2084A的内部晶振电路
允许使用谐振器的一种廉价的晶体,以取代所使用的昂贵的罐振荡器
网络, PC外设,xDSL和消费应用的高频率发生。它的输入频率
范围是最佳的操作从3兆赫至78兆赫,并且它的输出频率可提供高达312兆赫。
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