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ORCA

ORT8850

现场可编程系统芯片（ FPSC ）

八通道x 850 Mb / s的背板收发器

2008年2月

数据表

介绍

现场可编程系统级芯片（ FPSCs ）带来可编程逻辑了一个全新的维度：现场亲

可编程门阵列（FPGA ），逻辑和一台设备上的嵌入式系统的解决方案。莱迪思已开发

设计师的解决方案谁需要基于FPGA设计实现的诸多优点，再加上高

高速串行背板的数据传输。建立在系列4侦察网络可配置嵌入式系统级芯片（ SoC）的

架构， ORT8850家族由包含八个信道，每个背板收发器（SERDES ）的

高达850 Mb / s的运行（ 6.8 Gb / s的时候所有8个通道使用）。这是结合了全双工

同步接口，以在标准单元的逻辑内置的时钟和数据恢复（CDR），以及超过600K

可用FPGA系统门（ ORT8850H ）。在添加协议和访问逻辑，如协议域无关

凹痕成帧器，异步传输模式（ ATM ）成帧器，数据包基于SONET （ POS）接口，并制定者

HDLC的互联网协议（ IP ），设计人员可以构建一个反面的网络连接可配置接口保留行之有效的背板

驱动器/接收器技术。设计人员还可以使用该设备驱动中的跨总线的高速数据传输

一个不SONET / SDH的基础正在系统。例如，设计人员可以构建一个6.8 Gb / s的PCI至PCI桥的一半

使用我们的PCI软核。

该ORT8850系列提供无时钟高速接口的设备间通信的电路板或跨

背板。该ORT8850的内置时钟恢复允许更高的系统性能，更易于设计

在一个多板系统时钟域，以及在背板上更少的信号。网络设计人员将获益科幻吨来自

背板收发器作为一个网络终端设备。背板收发器提供SONET scram-

金光闪闪/数据和简化的SONET帧，指针移动的解扰，运输和处理的开销，再加上

可编程逻辑终止网络成专有系统。对于非SONET应用程序，所有

SONET的功能是从用户隐藏的，没有事先的网络知识是必需的。

表1. ORCA ORT8850家庭 - 可用FPGA逻辑（相当于OR4E02和OR4E06分别）

PFU

柱

FPGA最大

总PFU就能用户I / O

624

2,024

278

297

EBR

块

EBR位

(K)

148

FPGA

系统

盖茨（ K）

201 - 397

471 - 899

设备

ORT8850L

ORT8850H

PFU行

的LUT

4,992

16,192

注意：嵌入芯，嵌入式系统总线， FPGA接口和MPI不包括在上述的门数。系统门

最小系统盖茨假定PFU就能100％被用于逻辑只（没有PFU RAM），用40％：范围从以下衍生

EBR使用和2 PLL的。最大的系统门假定80 ％的逻辑， 20 ％用于PFU RAM PFU就能完成的，其中80 ％使用EBR

和6个PLL 。

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品牌或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不

通知。

www.latticesemi.com

ort8850_11.1

莱迪思半导体公司

ORCA ORT8850数据表

封装热特性总结............ 100

qJA ................................................. ............. 100

YJC ................................................. ............ 100

QJC ................................................. ............. 100

QJB ................................................. ............. 100

FPSC最高结温101 ......

封装热特性............... 101

散热器信息.................................. 101

套餐共面................................... 101

封装寄生................................................ ... 102

封装外形图...................................... 102

术语和定义................................. 102

封装外形图.......................... 103

订购信息................................................ 104

修订历史................................................ ....... 105

简介................................................. ................. 1

目录............................................... .......... 2

功能................................................. ...................... 3

嵌入式核心功能............................... 3

FPGA的特性............................................... 4

可编程逻辑系统特点........... 5

说明................................................. .................. 6

什么是FPSC ？ ........................................... 6

FPSC概述............................................... 6

ispLEVER软件开发系统..................... 7

FPSC设计套件............................................. 7

FPGA逻辑概述..................................... 8

系统级特性................................... 9

配置................................................. 10

附加信息................................... 10

ORT8850概述................................................ ... 11

嵌入式内核概述............................ 11

SONET逻辑块 - 概述.................. 12

系统注意事项参考时钟

分配.............................................. 15

SONET旁路模式................................... 16

STM宏单元 - 概述.......................... 17

恒指宏单元 - 概述.............................. 19

监管与测试支持功能 - 过压

鉴于................................................. ....... 19

保护倒换 - 概述................... 21

FPSC配置 - 概述.................... 22

背板收发器内核的详细说明.... 25

SONET逻辑块，详细说明... 25

接收路径逻辑....................................... 34

FPGA /嵌入式核心接口信号.................. 47

时钟和数据时序的FPGA /嵌入式

核心接口 - SONET座............... 49

掉电模式......................................... 56

保护倒换...................................... 56

内存映射................................................ .............. 57

寄存器访问和概述... 57

电气特性............................................ 69

绝对最大额定值.......................... 69

推荐工作条件........................ 69

电源去耦LC电路............ 70

恒指电气和时序特性..... 71

嵌入式核心LVDS I / O ............................ 73

销信息................................................ ........... 77

封装引脚分配................................................ ........ 82

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ORCA ORT8850数据表

特点

嵌入式核心功能

在实施

ORCA

4系列FPGA 。

允许范围广泛的高速背板应用，包括SONET传输和终止。

SONET / SDH的任何知识，需要在通用的应用程序。简单地提供数据， 78兆赫， 106兆赫的时钟，

及一个帧脉冲。

高速接口（ HSI）功能，无需外部时钟/数据恢复串行背板的数据传输

时钟。

八通道恒指功能提供850 Mb / s的为6.8 ，总带宽的芯片每通道串行接口

千兆位/秒（全双工）。

恒指函数使用莱迪思的850 Mb / s的串行接口的核心。价格从126 Mb / s的850兆位/秒的支持

移植。

LVDS I / O的符合

EIA

-644支持热插入。所有嵌入的LVDS I / O的包括输入和输出

车载终端，以允许背板的长途驾驶。

低功耗1.5 V恒指核心。

低功耗LVDS缓冲器。

可编程STS -3和STS- 12帧。

独立的STS -3，和STS- 12％的四信道数据流。

8:1数据复用/解复用为在FPGA逻辑106.25 MHz的字节宽度的数据处理。

在芯片，锁相环（ PLL ）时钟满足（ B型）的ITU - T建议的抖动容限特定网络阳离子

G.958.

恒指接收器在每个通道的基础上掉电选项。

恒指自动从亏损的时钟恢复，一旦其参考时钟恢复到正常工作状态。

跨多个ORT8850设备帧定位工作/保护开关，在OC-192 / STM -64及以上

率。

带内，通过传输开销提取/插入管理和CON组fi guration 。

支持透明模式，其中两种是唯一的插入是A1 / A2成帧字节，或者没有字节插入。

简化指针处理器（指针移动） 8 kHz的帧同步系统时钟。

内置疆扫描（

IEEE

1149.1 JTAG ）。

FIFO的对齐在所有8个频道的输入数据（两个组的四个信道或四组，每组两个通道）

为SONET扰。绕过对齐FIFO的可选功能。

1 + 1保护支持STS- 12 / STS -48通过冗余保护软件或硬件控制

开关应用。 STS -192及以上速率通过多种设备的支持。

ORCA

适用于各种应用的FPGA软知识产权的核心支持。

可编程同步传送模块（ STM ）的指针动旁路模式。

可编程STM成帧器旁路模式。

可编程时钟和数据恢复（ CDR ）旁路模式（主频LVDS高速接口）。

冗余输出和多路冗余输入，用于CDR的I / O允许实施八个通道

具有冗余的单个设备上。

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FPGA特性

ORCA ORT8850数据表

高性能平台设计：

- 0.16微米7级金属技术。

- 对>250 MHz的内部性能。

- 超过600K的FPGA系统门（ ORT8850H ）。

- 满足多种I / O接口标准。

- 1.5 V工作电压（不超过30 ％的功率比1.8 V工作电压）转换成更高的性能。

传统的I / O选项：

- LVTTL （ 3.3V ）和LVCMOS （ 2.5 V和1.8 V ）I / O操作。

- 每引脚可选的I / O钳位二极管提供3.3 V PCI合规性。

- 独立的可编程驱动能力： 24毫安片/ 12 mA输出， 12毫安水槽/ 6 mA输出，或6毫安

水槽/ 3 mA输出。

- 支持（快速压摆限制）两个转换率。

- 快速捕捉输入锁存器和输入IP- FL FL OP /锁存器，可降低输入建立时间和保持为零的时间。

- 快速开漏驱动能力。

- 此功能可注册三态使能信号。

- 关片内时钟的驱动能力。

- 在输出路径中的两个输入函数发生器。

新的可编程高速I / O ：

- 单端： GTL ， GTL + ， PECL ， SSTL3 / 2 （ I类& II ）， HSTL （ I类， III ， IV ）， ZBT和DDR 。

- 双端： LVDS ，汇流排-LVDS ， LVPECL 。

- LVDS包括每个I / O和片内基准一代可选片内端接电阻。

新的能力（德）多路I / O信号：

- 新的双倍数据速率（ DDR ）的输入和输出速率高达350兆赫（ 700 Mb / s的有效速率）。

- 新的2倍和4倍的下行和上行的能力每个I / O（即50 MHz内置200MHz的I / O）。

增强的双四核可编程功能单元（ PFU ）：

- 每PFU的8个×16位的查找表（LUT）。

- 每PFU ，一是按照每个LUT玖用户注册，并组织，使两个半行事indepen-

dently ，加上一个额外的算术运算。

- 在每个新PFU控制寄存器有两个独立的可编程时钟，时钟使能，当地

SET / RESET和数据选择。

- 新的LUT结构允许LUT4 ， LUT5 ，新LUT6 ， 4灵活的组合

→

1 MUX ，新的8

→

1 MUX ，

并在同一PFU的波纹模式的算术函数。

- 每PFU 32 ×4的RAM ，CON连接可配置为单或双端口。创建大，速度快的RAM / ROM块（ 128× 8

只有八使用的解码器SLIC银行PFU就能完成驱动程序）。

- 软有线的LUT （ SWL ），可实现三级LUT逻辑的一个PFU通过快速快速级联

内部路由，从而降低了布线拥塞并提高速度。

- 从布线灵活快速访问PFU投入。

- 快速进位逻辑和路由到所有四个相邻的PFU就能完成半字节，字节宽，或更长的运算功能

系统蒸发散，可以选择注册PFU进位。

丰富的高速缓冲和无缓冲的布线资源提供平均2倍的速度提升了

以前的架构。

分层路由的本地和全局布线用专用布线资源的优化。这导致

更快的路由倍，预测和外汇基金fi cient性能。

SLIC提供八个三态缓冲器，最多10位解码器，并

PAL

样AND- OR- INVERT （ AOI）在每个亲

可编程逻辑单元。

改进的内置时钟与管理双输出可编程锁相环（ PPLLs ）提供opti-

妈妈时钟莫迪网络阳离子和调理的相位，频率和15MHz的占空比高达420兆赫。 Mul-

tiplication输入频率与输入频率的高达64倍，并划分下降到1 / 64倍可能的。

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ORCA ORT8850数据表

新的200 MHz的嵌入式四端口RAM模块，两个读端口，两个写端口，和两组字节车道

启用。每个嵌入式RAM块可以CON组fi gured如下：

- 一512 ×18 （四口，两个读/写2 ）与可选的内置仲裁。

- 一256× 36（双端口，一个读/写1 ）。

- 一1K ×9 （双端口，一个读/写1 ）。

- 两512× 9 （双端口，一个读/写1为每个）。

- 两个RAM的任意数量的单词，其总和为512或更少的由图18（双端口，一个读/写1 ）。

- 支持加盟RAM块。

- 两个16× 8位的内容可寻址存储器（CAM ）的支持。

- FIFO 512 ×18 ， 256× 36 ， 1K ×9 ，或双512× 9 。

- 常量的乘法（8× 16或16 ×8）。

- 双变量乘（ 8×8）。

嵌入式32位的内部系统总线加4位奇偶互连FPGA逻辑，微处理器接口（ MPI ）

嵌入式RAM块，并与100 MHz的总线性能的嵌入式背板收发器模块。包括

是内置的系统寄存器充当控制和状态中心的设备。

内置的可测性：

- 完全边界扫描（

IEEE

1149.1和1149.2 JTAG草案）。

- 通过边界扫描端口符合编程和回读

IEEE

草案1532 ： D1.7 。

- TS_ALL可测试性功能三态的所有I / O引脚。

- 新的温度检测二极管。

占用周期能力允许后，网络最终的布局和布线典型的15 ％至40 ％的内部速度提升。这

功能还支持符合许多建立/保持和时钟来进行I / O说明和可以提供

通过允许开关输出缓冲器灵活的延迟减少地面反弹的输出总线。

可编程逻辑系统特点

PCI局部总线兼容的FPGA I / O操作。

改进

的PowerPC /电源QUICC MPC860

和

PowerPC的

MPC8260

高速同步微处理器

接口可以用于CON组fi配置中，回读，控制设备，以及设备状态，以及为一个通用陈建

造成接口的FPGA逻辑， RAM和嵌入式背板收发器模块。无缝连接同步

异步的

PowerPC的

与用户-CON连接的可配置地址空间的处理器提供的。

新的嵌入式

AMBA

特定网络阳离子2.0 AHB系统总线（

ARM

处理器），方便的沟通

微处理器接口， CON组fi guration逻辑，嵌入式块RAM ， FPGA逻辑和背板收发器

逻辑。

新的网络锁相环满足ITU -T G.811说明和对DS - 1 / E -1和STS-提供时钟调理

3 / STM-1的应用。

可变大小汇流排CON组fi guration数据能力的回读与内置的微处理器接口和系

统总线。

内部，3-状态，和双向总线与由SLIC提供简单控制。

新的时钟布线结构的全局和局部时钟显着提高速度，降低歪斜（ <200

PS为OR4E04 ）。

新的本地时钟布线结构允许创建本地化的时钟树。

两个新的边缘时钟路由结构允许最多在器件的每个边缘6高速时钟为改善

建立/保持和时钟到输出的性能。

新的双倍数据速率（ DDR）和零总线周转（ ZBT ）存储器接口支持最新的高

高速存储器接口。

新的2X / 4X上行链路和下行链路的I / O功能接口的高速外部I / O来减少高速内部

逻辑。