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ORCA
ORT42G5和ORT82G5
0.6 3.7 Gbps的
XAUI和FC FPSCs
2008年7月
数据表DS1027
介绍
莱迪思半导体公司开发了一系列适用于高速串行背板下一代FPSCs的
数据传输。建立在系列4侦察网络可配置嵌入式系统级芯片( SoC)架构,该
ORT42G5和ORT82G5都含有四个和八个频道分别SERDES收发器组成。
每个通道运行速度高达3.7 Gbps的全球26英寸的FR - 4背板,具有全双工同步接口
面对带有内置的接收时钟和数据恢复(CDR) ,和发射机预加重,以及超过400K
可用FPGA系统门。的CDR电路可以从莱迪思的高速I / O组合( sysHSI ) ,有
已被证实在许多应用中,创建用于SONET / SDH ,光纤通道和以太网接口
(千兆以太网,万兆以太网)的应用程序。
设计人员还可以使用这些设备的任何通用系统内推动整个总线的高速数据传输。
例如,设计人员可以构建万兆以太网的桥梁:高速SERDES接口,可以实现
与CON连接的XAUI接口可配置后端接口,如XGMII 。该ORT42G5和ORT82G5也可以是
用于提供一个完整的10G的背板数据连接,并且在ORT82G5的情况下,提供两个工作和
一个线卡和交换矩阵间的保护链接。
该ORT42G5和ORT82G5提供无时钟的高速接口,掐间通信电路板上
或通过背板。该ORT42G5和ORT82G5的内置时钟恢复允许更高的系统perfor-
曼斯,在一个多板系统更易于设计时钟域,以及在背板上更少的信号。网
设计师将获益科幻吨的背板收发器作为网络终端设备。该器件支持嵌入
DED 8b / 10b编码/解码和链路状态机的10G以太网和光纤通道。
该ORT82G5是引脚排列与一姐的设备,该ORSO82G5 ,它实现了8通道兼容
SERDES与SONET扰码和信元处理。该ORT42G5与ORSO42G5引脚兼容,
它实现了四通道的SERDES与SONET扰码和信元处理。
表1. ORCA ORT42G5和ORT82G5家庭 - 可用FPGA逻辑
设备
ORT42G5
ORT82G5
PFU行
36
36
PFU
36
36
总PFU就能
1296
1296
FPGA最大。
用户I / O
204
372
的LUT
10,368
10,368
EBR
2
12
12
EBR位
2
(K)
111
111
FPGA系统
盖茨( K)
1
333-643
333-643
1.嵌入芯,嵌入式系统总线, FPGA接口和MPI不包括在上述的门数。系统门范围
从下面的推导:最低系统盖茨假设PFU就能100%被用于逻辑只(无PFU RAM)用40 % EBR
用法和两个PLL 。最大的系统门假定80 %的逻辑, 20 %用于PFU RAM PFU就能完成的,其中80 %使用EBR
和4个PLL 。
2.有两个4K ×36 (每144K比特)的RAM块中嵌入铁心它们也是由FPGA逻辑访问。
2008莱迪思半导体公司莱迪思的所有商标,注册商标,专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌
或产品名称均为其各自所有者的注册商标。本文中的说明和信息,如有变更,恕不另行通知。
www.latticesemi.com
1
DS1027_07.0
莱迪思半导体公司
ORCA ORT42G5和ORT82G5数据表
参考时钟的要求.................... 37
合成和恢复时钟............. 37
在FPGA /酷睿接口内部时钟信号
为ORT42G5 ............................................... .. 38
发送和接收时钟率............... 39
传输时钟源选择.................. 39
推荐传输时钟分配
为ORT42G5 .................................... 39
多通道校准时钟
策略的ORT42G5 ................... 41
在FPGA /酷睿接口内部时钟信号
为ORT82G5 ............................................... .. 43
发送和接收时钟率............... 44
传输时钟源选择.................. 44
推荐传输时钟分配
为ORT82G5 .................................... 45
多通道校准时钟
策略的ORT82G5 ................... 47
复位操作................................................ ......... 49
启动顺序为ORT42G5 ........... 50
启动顺序为ORT82G5 ........... 51
测试模式................................................ ................ 52
环回测试.......................................... 52
高速串行环回在慢性粒细胞白血病
缓冲器接口....................................... 53
并行回环的SERDES
边界................................................ 54
并行回环的复用器/解复用器
边界,但不包括SERDES ............... 55
SERDES表征测试模式
( ORT82G5只) ..................................... 55
嵌入式核心模块RAM ...................................... 56
内存映射................................................ ............ 59
注册类型定义.......................... 59
ORT42G5存储器映射................................ 59
ORT82G5存储器映射................................ 67
推荐的板级的时钟
在ORT42G5和ORT82G5 ................. 73
绝对最大额定值....................................... 75
推荐工作条件........................ 75
SERDES的电气和时序特性......... 75
高速数据传输器........................ 76
高速数据接收............................ 77
外部参考时钟............................. 79
嵌入式核心时序特性....... 79
引脚说明................................................ ......... 80
电源为ORT42G5和ORT82G5 .......... 85
电源说明........................... 85
推荐电源
连接............................................ 85
推荐电源滤波
计划................................................. 85 ..
包装信息................................................ .. 87
封装引脚分布........................................... 87
2
目录
简介................................................. ................. 1
目录............................................... .......... 2
嵌入式功能特点...................................... 4
可编程特性.............................................. 5
可编程逻辑系统特点........................ 6
说明................................................. .................. 7
什么是FPSC ? ........................................... 7
FPSC概述............................................... 7
FPSC门计数...................................... 7
FPGA /嵌入式核心接口.................... 7
FPSC设计套件............................................. 7
FPGA逻辑概述..................................... 8
PLC逻辑................................................ 8 ........
可编程I / O ........................................... 8
路由................................................. ........... 9
系统级特性.............................................. 9 ..
微处理器接口................................. 9
系统................................................巴士... 10
锁相环.................................... 10
嵌入式RAM块.................................. 10
配置................................................. 10
附加信息................................... 11
ORT42G5 / ORT82G5概述................................. 11
嵌入式内核概述............................ 11
串行器和解串器(SERDES ) .......... 11
复用器/解复用器模块...................................... 12
多通道对齐的FIFO ..................... 12
XAUI及光纤通道链路状态
机................................................. ...... 12
FPGA /嵌入式核心接口.................. 12
双端口RAM ............................................ 13
FPSC配置...................................... 13
背板收发器内核的详细说明.... 13
8b / 10b编码和解码.................... 14
发射路径( FPGA到背板)逻辑... 16
8B / 10B编码器和复用器1:10 ........... 18
CML输出缓冲........................................ 18
接收路径(背板与FPGA )逻辑.... 19
链路状态机...................................... 24
XAUI链路同步功能............. 25
多通道对齐............................................. 27
ORT42G5多通道对齐.............. 27
ORT82G5多通道对齐.............. 28
XAUI巷对齐功能
(车道偏移校正) ....................................... 29
混合半速率,全速率模式.................. 30
多通道对齐配置...................... 30
ORT42G5配置............................... 30
ORT82G5配置............................... 31
ORT42G5排列顺序.................... 32
ORT82G5排列顺序.................... 33
参考时钟与内部时钟分配...... 37
莱迪思半导体公司
封装热特性
摘要.............................................. 114
Θ
JA
.............................................................. 114
ψ
JC
.............................................................. 114
ψ
JC
.............................................................. 115
ψ
JB
.............................................................. 115
FPSC最高结温115 ......
封装热特性............... 115
散热器厂商的BGA封装........ 115
封装寄生...................................... 116
封装外形图.......................... 116
订购信息................................................ 117
ORCA ORT42G5和ORT82G5数据表
3
莱迪思半导体公司
ORCA ORT42G5和ORT82G5数据表
嵌入式功能特点
高速SERDES ,具有可编程的串行数据传输速率范围为0.6 3.7 Gbps的。操作已
在全国26个表现出对设计的器件容差为3.7 Gbps的吞吐量。的FR- 4背板和3.125 Gbps的
跨越40的整个温度和电压的特定连接的阳离子FR- 4背板。
每个与接收频率容限基于一个参考时钟接收通道异步操作
每块通道(每个通道独立的PLL ) 。
能够选择全速率或半速率操作每发送或通过设置适当的控制接收通道
寄存器。
用于芯片至芯片应用降低功耗可编程一半幅度的发射模式。
发送预加重(可编程),用于改善接收数据的眼图张开。
32位( 8B / 10B )或40位(原始数据)的并行内部总线在FPGA逻辑进行数据处理。
提供10Gbps的背板接口,交换结构。此外,在2.5 Gbps的支持多端口卡。
3.125 Gbps的SERDES符合XAUI串行数据连接特定的阳离子万兆以太网应用与保护
化。
IEEE 802.3ae的XAUI标准的收发器。包括嵌入式IEEE 802.3ae标准为基础的XAUI链路状态机。
符合FC- 0特定网络阳离子为1 Gbps的, 2Gbps的, 10 Gbps的( FC- XAUI )模式。包括光纤通道链路状态
机。
高速接口( HSI)功能,无需外部时钟/数据恢复串行背板的数据传输
时钟。
SERDES具有低功耗的CML缓冲器。支持1.5V / 1.8V的I / O 。允许与光纤收发器,使用同轴
铜介质屏蔽双绞线或高速背板,如FR- 4 。
在每个通道的基础上掉电恒指SERDES接收器或发射器的选项。
自动锁定到参考时钟在没有有效的接收数据。
高速和低速环回测试模式。
需要进行时钟恢复和频率合成无需外部组件。
SERDES特性引脚可用来控制/监视内部接口一SERDES模块
(仅ORT82G5 ) 。
SERDES恒指自动从亏损的时钟恢复,一旦其参考时钟恢复正常运行
状态。
- 内置的边界扫描( IEEE
1149.1和1149.2的JTAG )的可编程I / O ,这还不包括SERDES
界面。
的FIFO可以对齐输入数据要么在所有八个通道( ORT82G5只) ,跨一个或两个基团的
四个信道,或者在两个或四个组2的信道。调整完成或者使用逗号字符或
通过使用/ A /字符XAUI模式。任选地,所述对准的FIFO可以被旁路异步
渠道之间的合作。 (每个通道包括自己的时钟和帧脉冲或逗号检测。 )
增加两个4K ×36的双端口RAM的访问到可编程逻辑。
该ORT82G5是兼容的引脚排列的ORCA ORSO82G5 SONET背板驱动器FPSC 。该ORT42G5是
引脚兼容的ORSO42G5 。
4
莱迪思半导体公司
ORCA ORT42G5和ORT82G5数据表
可编程特性
高性能可编程逻辑:
- 0.16微米7级金属技术。
- 对>250 MHz的内部性能。
- 超过400K的可用系统门。
- 满足多种I / O接口标准。
- (比1.8V工作电源低30 % ) 1.5V操作转化为更高的性能。
传统的I / O选项:
- LVTTL ( 3.3V )和LVCMOS ( 2.5V和1.8V )的I / O 。
- 每引脚可选的I / O钳位二极管提供3.3V的PCI合规性。
- 独立的可编程驱动能力: 24毫安片/ 12 mA输出, 12毫安水槽/ 6 mA输出,或6毫安
水槽/ 3 mA输出。
- 支持(快速压摆限制)两个转换率。
- 快速捕捉输入锁存器和输入触发器( FF) /锁存器,可降低输入建立时间和保持为零的时间。
- 快速开漏驱动能力。
- 此功能可注册三态使能信号。
- 关片内时钟的驱动能力。
- 在输出路径中的两个输入函数发生器。
新的可编程高速I / O :
- 单端: GTL , GTL + , PECL , SSTL3 / 2 ( I和II级) , HSTL ( I级, III , IV ) , ZBT和DDR 。
- 双端: LVDS ,汇流排-LVDS , LVPECL和。可编程(开/关)内部并行端接( 100
Ω
)也支持这些I / O 。
新的能力(德)多路I / O信号:
- 新的DDR的输入和输出速率高达350兆赫( 700兆赫效率) 。
- 新的2倍和4倍的下行和上行的能力每个I / O(即50 MHz内置200MHz的I / O) 。
增强型双块可编程功能单元( PFU ) :
- 每PFU的8个×16位的查找表(LUT) 。
- 每PFU ,一是按照每个LUT玖用户注册,并组织,使两个半行事indepen-
dently ,加上一个额外的算术运算。
- 在每个新PFU控制寄存器有两个独立的可编程时钟,时钟使能,当地
SET / RESET和数据选择。
- 新的LUT结构允许LUT4 , LUT5 ,新LUT6 , 4灵活的组合
1 MUX ,新的8
1 MUX ,
并在同一PFU的波纹模式的算术函数。
- 每PFU 32 ×4的RAM ,CON连接可配置为单或双端口。创建大,速度快的RAM / ROM块( 128× 8
只有八使用的补充逻辑和互连单元( SLIC)解码器,银行司机PFU就能完成) 。
- 软有线的LUT ( SWL ) ,可实现三级LUT逻辑的一个PFU通过快速快速级联
内部路由可以减少路由拥塞,提高了速度。
- 从布线灵活快速访问PFU投入。
- 快速进位逻辑和路由到所有四个相邻的PFU就能完成半字节,字节宽,或更长的运算功能
系统蒸发散,可以选择注册PFU进位。
丰富的高速缓冲和无缓冲的布线资源提供平均2倍的速度提升了
以前的架构。
分层路由的本地和全局布线用专用布线资源的优化。这导致
更快的路由倍,预测和外汇基金fi cient性能。
SLIC提供八个3- statable缓冲器,由10位的译码器,和PAL制
样AND- OR- INVERT ( AOI)在每个亲
可编程逻辑单元。
新的200 MHz的嵌入式模块端口RAM模块,两个读端口,两个写端口,和两组字节车道
启用。每个嵌入式RAM块可以CON组fi gured如下:
5
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