【ORCAORSPI4双SPI4接口和高速SERDES FPSC2007年10月数据表莱迪思半导体公司】,IC型号ORSPI4-2FTE1036I,ORSPI4-2FTE1036I PDF资料,ORSPI4-2FTE1036I经销商,ic,电子元器件-51电子网

ORCA

ORSPI4

双SPI4接口

和高速SERDES FPSC

2007年10月

数据表

莱迪思半导体公司开发出针对高速数据传输的下一代FPSC 。建

该系列4侦察网络可配置嵌入式系统级芯片（ SoC）架构，该ORSPI4 FPSC包含两个

SPI4.2接口块，一个高速存储器控制器，四个信道的0.6-3.7 Gb / s的SERDES，与图8b / 10b的

编码和解码，并在单个芯片上超过600K的可编程系统门所有。

嵌入式SPI4核心功能

■

OIF - SPI4-02.0兼容接口

动态定时接收接口：

全带宽高达450 MHz DDR （ 900

兆比特/秒）的所有速度等级。

位去歪斜多达16相的时钟的

能对准比特到比特的偏斜一样大

± 1位周期

静态时序接收接口：

速度高达325 MHz的DDR （ 650兆位/秒），为

所有速度等级，包括四分之一速率模式

时钟对齐或时钟模式为中心的支持

移植

DIP -4和DIP -2的奇偶校验生成和检查

传输接口：

速度高达450 MHz的DDR （ 900兆位/秒）

专用LVDS传输接口，用于改善

数据完整性眼

自动插入闲置

256个逻辑端口：

嵌入式基于日历的序列埠poll-

荷兰国际集团机制和带宽分配。

为平稳过渡阴影日历支持

新日历

多达32个独立的TX和32个独立

RX缓冲区每个内部SPI4接口。各个

聚合模式，支持1 32个独立

每个TX和RX嵌入式缓冲器

最多4个独立的TX和4个独立的RX

时钟域传送到FPGA逻辑

FIFO状态支持方式：

1/4速率LVTTL或1/4速率LVDS

自动处理状态或可下

用户控件。根据突发信贷计算

大小和状态都还可以自动处理

作为OIF-建议CON组fi guration选项

SPI4-02.0标准

精读科幻居雷什参数，如最大连拍

尺寸，长历法，主要和阴影calen-

DARS （ 1K深各），长度为培训

序列等。

■

简单的FIFO接口FPGA逻辑

提供易于设计和英法fi cient时钟

域名转移

提供面向系统环回模式，

芯片级的调试

嵌入式32位的内部系统总线加4位

奇偶

互连FPGA逻辑，微处理器接口

面（ MPI ），嵌入式RAM块，嵌入

DED芯块

包括内置的系统寄存器，充当

控制和状态中心为设备

低功耗运行。

全速率SPI4.2接口运行在450 MHz的

的DDR （900兆比特/秒）与动态调整

消耗电力1.5或更小W的。更多英法fi cient

比的FPGA软IP SPI4的解决方案，

消耗超过10W。

具有可编程Minburst能力

可选的突发值范围从16到240 。

互操作性演示与ORSPI4

合作伙伴。

四核600兆比特/秒到3.7 Gb / s的SERDES ：

IEEE 802.3ae的XAUI （链路状态机&

对齐FIFO的嵌入式）

ANSI X3.230 ：1994 1G / 2G FC标准（链接

状态机&对齐FIFO的嵌入式）

经过验证的性能（使用相同的SERDES

ORT82G5 / ORT42G5 FPSCs ）

高性能内存控制器

接口外部缓冲存储器

所需的2层数据缓冲

QDR II存储器接口：

- 36位输入和36位输出总线， 18位地址

- 175 MHz的时钟速率

- 20+ Gb / s的带宽

- 支持2或4字突发模式

- 简单的FIFO接口的FPGA

- 集成PLL的性能优化

- 成熟的性能与多个内存供应商

■

嵌入式SerDes核心功能

■

嵌入式内存控制器功能

■

注意：术语SPI4指OIF的SPI- 4.2在本文档中

2007莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌

或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不另行通知。

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ORSPI4_06

莱迪思半导体公司

ORCA ORSPI4数据表

高速ORCA 4系列FPGA

■

的> 250 MHz的内部性能

超过16K可编程逻辑单元

1.5V操作（不超过30 ％的功率比1.8 V操作）

丰富的I / O选项，包括LVTTL ， LVCMOS ， GTL ， GTL + ， PECL ， SSTL3 / 2 ， HSTL ， ZBT ，

DDR ， LVDS ，汇流排-LVDS和LVPECL

1036针ftSBGA包提供足够的FPGA用户I / O （ 498 ） 4全双工XGMII接口， 4

全双工的PL -3接口，等等;一个小40 ％， 1156针引脚fpBGA包可与356系列FPGA用户

I / O的

介绍

该SPI4块到OIF- SPI4-02.0提供双10 Gb / s的物理到链路层接口的一致性

特定连接的阳离子。每个模块提供了一个全双工接口13.6 Gb / s的总带宽。这是

通过使用16 LVDS对实现每一个用于接收和发送操作在900兆比特/秒的最大数据速率用450

MHz的DDR时钟。静态和动态调整是在接收接口的支持。动态调整是

用于补偿比特到比特歪斜在更高的数据率，它成为昼夜温差音响崇拜满足紧建立/保持

要求。 DIP -4和DIP - 2奇偶产生和校验的支持。 8K的数据缓冲字节为

发送和接收是由嵌入式双端口RAM中的每个SPI4核心提供。内置1K深主

影子日历支持多达256个端口的调度。发送和接收FIFO的状态还可以存储

溢流控制信息多达256个端口，在SPI4特定网络阳离子的最大特定网络版。

一个独立的QDRII存储器控制器模块提供了FPGA逻辑和外部之间的数据缓冲

存储器并支持吞吐量大于20千兆位/秒。数据被传输到并从通过两个存储器

台36位的单向数据线运行速度高达175 MHz的DDR 。一组72个数据信号提供给

横跨芯FPGA接口传输数据，并且允许系统以利用可用的二线的带宽

代四倍数据速率（ QDRII ） SRAM的。的72的数据信号的， 8个信号既可以用于奇偶校验或数据。

软IP版本核心也可以允许此设备上的第二个数据缓冲区。

高速SERDES模块支持四个串行连接，每个工作在高达3.7 Gb / s的（ 2.96 Gb / s的数据

率8b / 10b编码和解码），提供4个全双工同步接口与内置的接收时钟

和数据恢复（CDR ）和发射机预加重。在SERDES块是相同的，在ORT82G5

FPSC ，支持嵌入式8b / 10b编码/解码，并实现链路状态机为10G以太网，

和1G / 2G / 10G光纤通道。该状态机是IEEE P802.3ae / D4.01基于XAUI ，同时还支持FC

（ ANSI X3.230 ： 1994）链路同步。

表1. ORCA ORSPI4 - 可用FPGA逻辑

设备

ORSPI4

PFU行

PFU

柱

总PFU就能

2,024

FPGA最大

用户I / O

498/356

的LUT

16,192

EBR

块

EBR位

(K)

148

可用*

盖茨（ K）

471-899

注意：嵌入芯，嵌入式系统总线， FPGA接口和MPI不包括在上述的门数。系统门

最小系统盖茨假定的用于逻辑只（没有PFU RAM），用40％的PFU 100％：范围从以下衍生

EBR使用和2 PLL的。最大的系统门假定80 ％的是逻辑， 20 ％用于PFU RAM的PFU的，有80％的EBR

用法和4 PLL的。

1036 ftSBGA和1156引脚fpBGA ：本ORSPI4设备有两种封装。在1036软件包提供了498 FPGA用户I / O ，而1156

包提供了356 FPGA用户I / O 。此外， SERDES选项不可用的1156包。

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ORCA ORSPI4数据表

ORSPI4概述

该ORSPI4 FPSC提供了两个SPI 4.2接口块，一个内存控制器和一个4通道SERDES模块，

结合FPGA逻辑。基于1.5V的OR4E06 ORCA FPGA中，它有一个46 X 44阵列的可编程的

逻辑单元（ PLC）的。嵌入芯附连到右侧的装置，如以下所示，并且被集成起来

直接磨碎到FPGA阵列。基本的芯片CON组fi guration的顶层框图如图1所示。

图1. ORSPI4基本芯片CON组fi guration

内存

控制器I / O

串行I / O

SPI4 I / O

嵌入式核心

内存

调节器

FPGA可编程I / O

SPI4.2

I / F

ORCA 4E06为基础

可编程逻辑

SPI4.2

I / F

共享I / O

四

SERDES

各逻辑块中嵌入的核心的是在功能上独立于其它块。连接

块之间，必须通过FPGA逻辑进行。然而，一个SPI4块，并在SERDES块

共享I / O操作。因此，该设备可以是CON组fi gured提供以下两种SPI4接口或1 SPI4接口和

一个串行接口。

什么是FPSC ？

FPSCs ，或现场可编程系统芯片，是结合了科幻场可编程逻辑和ASIC或设备

掩模编程逻辑的单个设备上。 FPSCs提供上市时间和FPGA的灵活性，在

节约设计工作的软知识产权（IP）内核，速度，设计的密度和经济的ASIC 。

FPSC概述

莱迪思系列4 FPSCs从4系列创建

ORCA

FPGA中。要创建一个系列4 FPSC ，数列

可编程逻辑单元被集成嵌入式逻辑核心。除了更换部分FPGA门

与ASIC门，在大于10 ： 1区EF网络效率，没有FPGA的功能被改变，所有系列

保留包括嵌入式RAM块，微处理器接口（ MPI ），边界4 FPGA功能

扫描等从可编程逻辑替换列引脚用作I / O引脚的嵌入式核心。该

器件引脚其余保留其FPGA的功能。

FPSC门计数

为促进文化基金的总门数是它的嵌入式核心（标准单元/ ASIC门）及其FPGA门的总和。

由于FPGA门一般表示为可使用的范围与标称值，总FPSC门数

有时表示以相同的方式。然而，标准单元ASIC门的， 10 25倍以上硅

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ORCA ORSPI4数据表

区英法fi cient比FPGA门。因此，具有嵌入式功能的FPSC是门等同于一个FPGA与

一个更大的门数。

FPGA /嵌入式核心接口

FPGA逻辑和嵌入式核心之间的接口进行了增强，允许更多数量的

接口信号比以前的FPSC架构。相较于将嵌入式核心信号片这一点，

片上接口的速度要快得多，并且需要较少的功率。所有延迟的接口被precharacterized和

占在

ispLEVER软件

开发系统。

基于4系列FPSCs通过提供嵌入式模块和多主机之间的连接扩展此接口

在FPGA逻辑中的32位的系统总线。该系统总线允许核心方便前往许多FPGA逻辑功能的

系统蒸发散包括嵌入式RAM块和微处理器接口。

时钟刺也可以通过跨FPGA /嵌入式核心边界。这样就可以快速，低偏移时钟

FPGA和嵌入芯之间。许多从FPGA的特殊信号，如DONE和全球

置位/复位，也可提供到嵌入芯，使得能够充分整合与嵌入芯

FPGA作为一个系统。

对于更大的系统灵活性， FPGA CON组fi guration的RAM都可以通过嵌入式核心应用。这

允许在嵌入核心用户可编程选项，反过来允许更大的灵活性。多嵌入

DED芯CON组fi gurations可被设计成一个单一的设备具有用户可编程控制哪些CON组fi gu-

配给被实现，以及由侦察音响guring设备简单地改变核心功能的能力。

FPSC设计套件

发展是由FPSC设计套件推动它，连同

ispLEVER软件

而第三方综合和SIM-

ulation引擎，提供了设计和验证的FPSC实施所需的所有软件和文档。

包括在套件是FPSC CON组fi guration经理，并编译

Verilog的

仿真模型，

HSPICE

和/或

IBIS模型I / O缓冲器，以及完整的在线文档。加上该套件的软件

该

设计envi-

境，提供了一种无缝FPSC设计环境。更多信息，请访问莱迪思获得

网站：

http://www.latticesemi.com

SPI4协议概述

该系统分组接口第4级，第2阶段（ SPI4 ）是德网络由光互联论坛（ OIF）定义为

用于物理层（PHY）设备和用于应用数据链路层设备之间的数据包和细胞转移的接口

系统蒸发散需要高达10 Gbit / s的总带宽。为SPI4接口的系统级模型如图图 -

URE 2 。

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图2.系统模型SPI4接口

在模型的链路层

TSTAT [1 ：0]的

TSCLK

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在模型的物理层

传输链路

层设备

tdclk

TDAT [15 ：0]的

TCTL

物理（PHY）

层设备

RSTAT [1 ：0]的

RSCLK

接收链接

层设备

RDCLK

RDAT [15：0 ]

RCTL

该接口的细节都在OIF文件“实施协议OIF - SPI4-02.0 ”特定网络版

（ www.oiforum.com ）。该特定网络连接的阳离子是基于在先前的网络连接gure所示的系统模型，其中，反过来，是

基于开放系统互连（ OSI）参考模型。在系统模型中，一个“发送接口”发送

地址，就从链路层设备的数据包信号和误差控制信息的结束到物理层设备和

接收来自PHY设备溢流控制（状态）信息。在另一个方向上，一个在“接收接口”

链路层接收到的数据从一个物理层设备和状态信息发送到物理层设备。而这个约定

提供了一个清晰的框架，去音响宁的系统级功能，链路层之间完全分离

物理层的功能是不是经常出现在实际的实现。

该ORSPI4 FPSC SPI4模块实现的基本功能去定义网络标准中，也实现了额外

tional选项，为标准的建议，精读网络gure参数，如最大突发长度，日历

长度，训练序列等。作为所要求的特定网络连接的阳离子，所述的发送和接收的接口的长度能操作

吃了完全独立。