【ORCAORSO42G5和ORSO82G50.6 2.7 Gbps的SONET背板接口FPSCs20】,IC型号ORSO82G5-2FN680C,ORSO82G5-2FN680C PDF资料,ORSO82G5-2FN680C经销商,ic,电子元器件-51电子网

ORCA

ORSO42G5和ORSO82G5

0.6 2.7 Gbps的SONET背板接口FPSCs

2008年7月

数据表DS1028

介绍

莱迪思已扩展其高速串行背板的设备与ORSO42G5和ORSO82G5

设备。建立在系列4侦察网络可配置嵌入式系统级芯片（ SoC）架构，该ORSO42G5和

ORSO82G5的高速收发器拥有超过10 Gbps和20 Gbps的分别集合带宽。

这些设备是针对朝向用户并且想要对SONET和其它非高速背板接口

SONET应用。该ORSO42G5有四个通道和ORSO82G5有8个通道集成0.6

2.7Gbps的SERDES通道具有内置的时钟和数据恢复（CDR），以及超过400K可用

FPGA系统门。的CDR电路，可从莱迪思的高速I / O组合（ sysHSI ），目前已经

在众多应用中被使用来创建STS-48 / STM-16和STS- 192 / STM-64的SONET / SDH接口。

在添加协议和访问逻辑，如成帧器和分组基于SONET （POS）接口，设计 -

ERS可以建立使用经过验证的背板驱动器/接收器技术CON连接的可配置接口。设计人员还可以使用

该装置以驱动不SONET / SDH的基础正在系统内整个总线的高速数据传输。该

ORSO42G5和ORSO82G5也可用于提供全10Gbps的背板数据连接，并且与

ORSO82G5 ，支持线卡和交换矩阵之间的工作和保护连接。

该ORSO42G5和ORSO82G5支持无时钟的高速接口上的掐间通信

板或通过背板。在ORSO42G5和内置的时钟恢复ORSO82G5允许更高的系统

的性能，在一个多板系统更易于设计时钟域和背板上的较少的信号。网

设计师将获益科幻吨使用的背板收发器作为网络终端设备。妹妹器件，

ORT42G5和ORT82G5 ，支持8b / 10b编码/解码，链路状态机的10 Gb以太网

（XAUI ）和光纤信道。该ORSO42G5和ORSO82G5执行的SONET数据加扰/解扰

简化的SONET帧，有限的传输开销（ TOH ）的处理，加上可编程逻辑termi-

奈特网络划分为专有系统。在ORSO42G5和ORSO82G5品牌的细胞处理特征

它们非常适合用于连接设备与整个高速背板的任何专有的数据格式。用于非SONET的

应用程序，所有SONET的功能是从用户隐藏的，没有事先的网络知识是必需的。该

ORSO42G5和ORSO82G5完全针脚兼容的ORT42G5和ORT82G5设备。

表1. ORCA ORSO42G5和ORSO82G5家庭 - 可用FPGA逻辑

PFU

柱

FPGA最大

用户I / O

204

372

EBR

块

EBR位

(K)

111

FPGA

系统

盖茨（ K）

333-643

设备

ORSO42G5

ORSO82G5

PFU行

总PFU就能

1296

的LUT

10,368

1.嵌入芯，嵌入式系统总线， FPGA接口和MPI不包括在上述的门数。系统门

最小系统门假定PFU就能100％被用于逻辑只（无PFU RAM）为：范围从下面得到的

40％的EBR使用和2的PLL 。最大的系统门假定80 ％的逻辑， 20 ％用于PFU RAM PFU就能完成的，80 ％

EBR用法和4锁相环。

2.有两个4K ×36 （每144K比特）的RAM块中嵌入铁心它们也是由FPGA逻辑访问。

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www.latticesemi.com

DS1028_08.0

莱迪思半导体公司

ORCA ORSO42G5和ORSO82G5数据表

的初始化步骤 - ORSO82G5 ......... 70

重设条件................................................ ........ 72

SERDES表征测试模式

（仅ORSO82G5 ） .............................................. 73

嵌入式核心模块RAM ...................................... 74

寄存器映射................................................ ............ 76

寄存器........................................ 77种

绝对最大额定值..................................... 108

推荐工作条件...................... 108

SERDES的电气和时序特性....... 108

高速数据传输器...................... 109

高速数据接收.......................... 110

外部参考时钟........................... 112

引脚说明................................................ ....... 113

电源................................................ ........ 118

电源说明......................... 118

推荐电源

连接.......................................... 118

推荐电源滤波

计划................................................. 118

包装信息................................................ 120

封装引脚分布......................................... 120

封装热特性总结............ 148

.............................................................. 148

FPSC最高结温149 ......

封装热特性............... 149

散热器厂商的BGA封装........ 149

封装寄生...................................... 149

封装外形图.......................... 150

产品编号说明.......................................... 151

设备类型选项................................... 151

订购信息................................................ 151

传统的包装............................. 151

无铅封装.................................. 152

简介................................................. ................. 1

目录............................................... .......... 2

嵌入式功能特点...................................... 3

可编程特性.............................................. 4

可编程逻辑系统特点........................ 5

说明................................................. .................. 6

什么是FPSC ？ .......................................... 6

FPSC概述............................................... 6

FPSC门计数...................................... 6

FPGA /嵌入式核心接口.................... 6

ispLEVER软件开发系统..................... 7

FPSC设计套件............................................. 7

ORSO82G5 / 42G5 FPGA逻辑概述....... 7

ORCA 4系列FPGA逻辑概述........... 7

PLC逻辑................................................ 8 ........

可编程I / O ........................................... 8

路由................................................. ........... 9

系统级功能................................... 9

微处理器接口................................ 9

系统................................................巴士..... 9

锁相环...................................... 9

嵌入式RAM块.................................. 10

配置................................................. 10

ORSO42G5和ORSO82G5概述.................... 10

嵌入式内核概述............................ 11

ORSO42G5和ORSO82G5主

操作模式 - 概述.................. 12

嵌入式核心功能模块 -

概述................................................. 13

环回 - 概述.................................... 14

FPSC配置 - 概述.................... 15

ORSO42G5和ORSO82G5嵌入式核心

详细介绍............................................ 16

顶级描述 - 发射器（TX ）

器和接收器（RX）体系结构............ 16

详细描述 - SERDES只

模式................................................. ...... 19

32 ： 8 MUX .............................................. ........ 21

SONET模式操作 -

详细说明............................... 24

SONET模式发送路径........................ 30

SONET模式接收路径......................... 33

电池模式的详细说明..................... 49

电池模式发送路径............................... 52

电池模式接收路径................................ 56

细胞提取................................................ 。 56

接收FIFO ................................................ 57

输入端口控制器.................................... 57

IPC接收小区模式时序

核心/ FPGA ............................................. 59

参考时钟的要求.................... 67

的初始化步骤 - ORSO42G5 ......... 69

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ORCA ORSO42G5和ORSO82G5数据表

嵌入式功能特点

高速SERDES 0.6 Gbps至2.7 Gbps的可编程的串行数据速率。

每个异步操作接收通道（每个通道独立的PLL ）。

发送预加重（可编程），用于改善接收数据的眼图张开。

提供10Gbps的背板接口采用四个工作交换结构，并与ORSO82G5 ，四保护

2.5 Gbit / s的链路。还支持0.6 Gbps和2.7 Gbps的速率之间的端口卡。

允许宽范围的用于SONET网络终止的应用程序，以及通用数据移动为高速

背板的数据传输。

SONET / SDH的任何知识，需要在通用的应用程序。简单地提供数据（ 75兆赫， 168.75 MHz时钟）

和至少一个帧脉冲。

高速接口（ HSI）功能，无需外部时钟/数据恢复串行背板的数据传输

时钟。

四个或八个声道恒指函数提供2.7 Gbps的每通道的串行数据的用户界面，共芯片

带宽>10Gbps或>20 Gbps的（全双工）。

SERDES具有低功耗的CML缓冲器和1.5V / 1.8VI / O的支持。

SERDES恒指自动从亏损的时钟恢复，一旦其参考时钟恢复正常运行

状态。

SERDES HSI接收机和/或发射机的以每个通道为基础掉电选项。

能够混合的半速率和信道使用相同的参考时钟之间的全速率。

能够精读连接gure每个SERDES独立封锁自己的参考时钟。

STS -48帧的SONET模式。

可编程使SONET扰/解扰器， A1 / A2插入和B1产生和检查。

插入和链接分配值的检查，以促进互联背板和调试。

丢失的帧期间可选AIS -L插入。

可选的RDI -L插入指示进行维修能力的远程远端缺陷。

SPE信号，标志着SONET模式下的有效载荷字节。

跨工作多ORSO42G5和ORSO82G5设备帧定位/保护开关，在STS-

768 / STM -256及以上速率。

支持透明模式下的传输开销（ TOH ）个字节是用户生成的FPGA 。

支持两种模式的带内管理和CON组fi guration与TOH字节提取/插入的

嵌入式核心。 A1 / A2和B1的插入可以独立启用。

- AUTO_SOH其中嵌入式内核插入A1 / A2成帧字节，执行B1计算

插入B1字节。所有其他字节保持不变，通过在FPGA逻辑通过在透明

模式。

- AUTO_TOH其中所有的开销字节被嵌入的核心设置。大部分的字节被设置为零。

在接收侧，所有的TOH字节除设定为一个非零值，可以忽略。

可选的A1 / A2腐败， B1字节的腐败，以及系统调试的目的K2字节的腐败。

- 内置的边界扫描（

IEEE

1149.1和1149.2的JTAG ），包括SERDES的接口。

FIFO的对齐在所有8个频道的输入数据（仅ORSO82G5 ），四个通道组或组

两个通道。绕过对齐的FIFO通道间的异步操作可选能力也

提供的。（每个信道包括其自身的恢复的时钟和帧脉冲）。

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ORCA ORSO42G5和ORSO82G5数据表

包括可选的电池处理模块。细胞处理包括细胞生成，提取，空闲信元插入和

删除异步的线路速率。四单元尺寸支持：

- 每个细胞77个字节（ 75字节的数据有效载荷的）

- 每个细胞81个字节（ 79字节的数据有效载荷的）

- 每个细胞85个字节（ 83字节的数据有效载荷的）

- 每个细胞93个字节（ 91字节的数据有效载荷的）

跨要么对SERDES链接，或为ORSO82G5 ，所有八个SERDES链路自动细胞分拆。

添加由可编程逻辑抽换两个4K X 36双端口RAM 。

可编程特性

高性能可编程逻辑：

- 0.16微米7级金属技术。

- 对>250 MHz的内部性能。

- 超过400K的可用系统门。

- 满足多种I / O接口标准。

- （比1.8V工作电源低30 ％） 1.5V操作转化为更高的性能。

传统的I / O选项：

- LVTTL （ 3.3V ）和LVCMOS （ 2.5V和1.8V ）的I / O 。

- 每引脚可选的I / O钳位二极管提供3.3V的PCI合规性。

- 独立的可编程驱动能力：

24毫安片/ 12 mA输出， 12毫安水槽/ 6 mA输出，或6毫安下沉/ 3 mA输出。

- 支持（快速压摆限制）两个转换率。

- 快速捕捉输入锁存器和输入触发器（ FF） /锁存器，可降低输入建立时间和保持为零的时间。

- 快速开漏驱动能力。

- 此功能可注册三态使能信号。

- 关片内时钟的驱动能力。

- 在输出路径中的两个输入函数发生器。

新的可编程高速I / O ：

- 单端： GTL ， GTL + ， PECL ， SSTL3 / 2 （ I和II级）， HSTL （ I级， III ， IV ）， ZBT和DDR 。

- 双端： LVDS ，汇流排-LVDS ， LVPECL和。可编程（开/关），内部并行端接（ 100

)

也支持这些I / O 。

新的能力（德）多路I / O信号：

- 新的DDR上的输入和输出。

- 新的2倍和4倍的下行和上行的能力每个I / O 。

增强型双块可编程功能单元（ PFU ）：

- 每PFU的8个×16位的查找表（LUT）。

- 每PFU ，一是按照每个LUT玖用户注册，并组织，使两个半行事indepen-

dently ，加上一个额外的算术运算。

- 在每个新PFU控制寄存器有两个独立的可编程时钟，时钟使能，当地的置位/复位，

和数据选择。

- 新的LUT结构允许LUT4 ， LUT5 ，新LUT6 ， 4灵活的组合

→

1 MUX ，新的8

→

1 MUX ，

并在同一PFU的波纹模式的算术函数。

- 每PFU 32 ×4的RAM ，CON连接可配置为单端口或双端口。创建大，速度快的RAM / ROM块（ 128 ×8

使用补充逻辑和互连单元（ SLIC）解码器，驱动程序库中只有8 PFU就能完成）。

- 软有线的LUT （ SWL ），可实现三级LUT逻辑的一个PFU通过快速快速级联

内部路由可以减少路由拥塞，提高了速度。

- 从布线灵活快速访问PFU投入。

- 快速进位逻辑和路由到所有四个相邻的PFU就能完成半字节，字节宽，或更长的运算功能

系统蒸发散，可以选择注册PFU进位。

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ORCA ORSO42G5和ORSO82G5数据表

丰富的高速缓冲和无缓冲的布线资源提供平均2倍的速度提升了

以前的架构。

分层路由的本地和全局布线用专用布线资源的优化。这导致

更快的路由倍，预测和外汇基金fi cient性能。

补充逻辑与互连单元（SLIC ），提供了8个3 statable缓冲器，由10位的解码器，并

PAL

般的与或反转（ AOI）中的每个可编程逻辑单元。

新的200 MHz的嵌入式模块端口RAM模块，

2读端口，2个写端口，以及2台字节通道启用。每个嵌入式RAM块可以CON组fi gured如下：

- 1-512 ×18 （块端口，两个读/写2 ）具有可选的内置仲裁。

- 1-256 ×36 （双端口，一个读/写1 ）。

- 1-1k ×9 （双端口，一个读/写1 ）。

- 2-512 ×9 （双端口，一个读/写1为每个）。

- 2 RAMS具有任意数量的单词，其总和为512或更少的由图18（双端口，一个读/写1 ）。

- 支持加盟RAM块。

- 两个16× 8位的内容可寻址存储器（CAM ）的支持。

- FIFO 512 ×18 ， 256× 36 ， 1Kx 9 ，或双512× 9 。

- 常量的乘法（8× 16或16 ×8）。

- 双变量乘（ 8×8）。

嵌入式32位的内部系统总线加4位奇偶互连FPGA逻辑，微处理器接口（ MPI ）

嵌入式RAM块，内嵌有100 MHz的总线性能标准单元块。包括有内置

在系统中注册了充当控制和状态为中心的设备。

内置的可测性：

- 完全边界扫描（

IEEE

1149.1和1149.2 JTAG草案）。

- 通过边界扫描端口符合编程和回读

IEEE

草案1532 ： D1.7 。

- TS_ALL可测试性功能三态的所有I / O引脚。

- 新的温度检测二极管。

改进的内置时钟管理，可编程锁相环（ PPLLs ）提供最佳的时钟

莫迪网络阳离子和调理的相位，频率和15MHz的占空比高达420兆赫。乘法

输入频率高达64倍的输入频率的和分裂下降到1 / 64倍可能的。

新的周期挪用能力允许后，网络最终的布局和布线典型的15 ％至40 ％的内部速度提升。

此功能还可以与许多建立/保持和时钟来进行I / O连接特定阳离子合规性和可提供

通过允许开关输出缓冲器灵活的延迟减少地面反弹的输出总线。

PCI局部总线兼容的FPGA I / O操作。

可编程逻辑系统特点

改进

PowerPC的

860和

PowerPC的

二高速同步微处理器接口可以用于

CON组fi配置中，回读，控制设备，以及设备状态，以及为一个通用接口

FPGA逻辑， RAM和内置标准电池模块。无缝连接同步

PowerPC的

处理器

与用户-CON连接的可配置地址空间提供。

新的嵌入式系统总线便于微处理器接口之间的沟通， CON组fi guration逻辑，

嵌入式块RAM ， FPGA逻辑，嵌入式和标准单元块。

可变大小汇流排CON组fi guration数据回读与内置的微处理器接口和系统总线。

内部，3-状态，和双向总线与由SLIC提供简单控制。

新的时钟布线结构的全局和局部时钟显着提高速度，降低歪斜。

新的本地时钟布线结构允许创建本地化的时钟树。

两个新的边缘时钟路由结构允许最多在器件的每个边缘6高速时钟为改善