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ORCA ORLI10G

四核的2.5Gbps ， 10Gbps的

四通道的3.125Gbps ， 12.5Gbps的线路接口FPSC

2005年1月

数据表

介绍

莱迪思

ORCA

4系列为基础的ORLI10G FPSC结合了高速线接口与灵活的FPGA逻辑

核心内容。在ORLI10G建立在系列4侦察网络可配置嵌入式系统级芯片（ SoC）架构，包括

的OIF标准的规定（ OIF - SFI4-01.0 ） SFI- 4.1或

IEEE

802.3ae标准合规XSBI ， 10 Gb / s的或12.5 Gb / s的

发送和10千兆位/秒或12.5 Gb / s的接收线路接口。

发送和接收接口由16位的LVDS数据以高达850兆位/秒，集成的发送和

接收用于线路侧和系统侧的数据速率之间的数据速率转换可编程PLL和一个亲

在系统侧用于SONET / SDH ，以太网， OTN或/数字包装与使用可编程逻辑接口

强大的前向纠错系统设备的数据标准。除了嵌入式功能，该装置包括超过40万

可用FPGA门。线路接口包括逻辑来划分数据速率降低到212 MHz或更小（1/4线

率）或106 MHz或更小（1/8线速度），然后转移到FPGA逻辑。该ORLI10G被设计为连接到一个

过多的上线端行业标准设备。在系统侧的可编程逻辑接口允许

直接连接到10 Gb / s的以太网MAC ， 10 Gb / s的SONET / SDH成帧器/数据引擎，或10 Gb / s的/ 12.5

Gb / s的数字包封/ FEC成帧器/数据引擎。

10 Gb / s的以太网中， ORLI10G支持物理编码子层（PCS），接口的物理

介质连接（PMA ），和连接到系统接口（主机或交换机），用于所提出的

IEEE

802.3ae中10

Gb / s的串行局域网PHY 。

该ORLI10G FPSC是一种高速可编程器件进行10 Gb / s的数据的解决方案。它可以用来作为

线路接口和系统接口中的各种新兴的网络，其中包括10比特/秒之间的界面

SONET / SDH （ OC -192 / STM- 48 ）， 10 Gb / s的光传输网络（ OTN ）使用数字包装和强大的

FEC ，或10 Gb / s的以太网。其它功能包括四OC- 48 / STM - 16 SONET / SDH系统，接口使用

四OC-48 / STM-16和OC- 192 / STM-64的组件，并作为一个通用的数据传输机制使用之间

在10 Gb / s的速率在两个设备之间。数据被接收在线路接口，然后发送到任意一个4位或8位

串行 - 并行转换器。在发送接口，可以是4位或8位的并行 - 串行转换器被使用。因此，

的数据速率在FPGA内部接口可以是1/4或1/8的线路速率。

在ORLI10G的可编程PLL提供极大的灵活性，处理因differ-时钟速率转换

荷兰国际集团的开销比特在不同系统中的数据的标准量。例如， ORLI10G可分为上下

的622兆赫4的STS- 192 / STM-64 SONET / SDH的数据线速度与155兆赫的系统时钟进行同步，或者

781 MHz的12.5 Gb / s的超强FEC数据线率8 MHz到98 MHz的系统时钟被除以8× 4/5至

提供78 MHz的系统数据传输速率。

表1. ORCA ORLI10G ，可用FPGA逻辑（相当于ORCA OR4E04 ）

PFU同事

UMNS

FPGA最大。

用户I / O *

316

EBR

块

EBR位

(k)

111

FPGA系

TEM盖茨

(k)

333—643

设备

ORLI10G

PFU行

总PFU就能

1,296

的LUT

10,368

* 316顷在680 PBGAM封装。

注意：嵌入芯，嵌入式系统总线， FPGA接口和MPI不包括在上述的门数。系统门

最小系统门假定PFU就能100％被用于逻辑只（无PFU RAM）为：范围从下面得到的

40％的EBR使用和2的PLL 。最大的系统门假定80 ％的逻辑， 20 ％用于PFU RAM PFU就能完成的，80 ％

EBR使用和6个PLL 。

2005莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他

品牌或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不

通知。

www.latticesemi.com

orli10g_10

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ORCA ORLI10G数据表

嵌入式功能特点

提供线路接口的系统接口与各种系统的标准，如OC -192 / STM-64

SONET / SDH ，四OC- 48 / STM -16的10 Gb / s的以太网和10 Gb / s的OTN （数字包装/强FEC ）或

12.5 Gb / s的SuperFEC 。

嵌入式PLL可编程M / N乘法/除法值提供了灵活的数据速率转换

之间的线路侧和系统侧。

进线侧与支持支持高达850 MHz的多线频率的16位LVDS数据，根据系

统的标准。

线路侧接口，包括定时和抖动特定网络阳离子，符合OIF 99.102.5标准。

接收端接口可以被分成四个单独的异步2.5 Gb / s的接口（ 4比特LVDS数据接口

面的每个）为每个以传输到FPGA逻辑独立的时钟。

数据和时钟频率由4个或8在FPGA逻辑分割使用。

LVDS I / O的符合

EIA

-644支持热插入。所有嵌入的LVDS I / O的包括输入和输出

车载终端，以允许高速操作。

低功耗LVDS缓冲器。

可编程特性

高性能可编程逻辑：

- 0.16微米7级金属技术。

- 对>250 MHz的内部性能。

- 超过400K的可用FPGA系统门。

- 满足多种I / O接口标准。

- 1.5 V工作电压（不超过30 ％的功率比1.8 V工作电压）转换成更高的性能。

传统的I / O选项：

- LVTTL （ 3.3V）和LVCMOS （ 2.5 V和1.8 V ）I / O操作。

- 每引脚可选的I / O钳位二极管提供3.3 V PCI合规性。

- 独立的可编程驱动能力：

24毫安片/ 12 mA输出， 12毫安水槽/ 6 mA输出，或6毫安下沉/ 3 mA输出。

- 两个摆率支持（快速转换限制）。

- 快速捕捉输入锁存器和输入触发器锁存器，可降低输入建立时间和保持为零的时间。

- 快速开漏驱动能力。

- 此功能可注册三态使能信号。

- 关片内时钟的驱动能力。

- 在输出路径两个输入函数发生器。

新的可编程高速I / O ：

- 单端： GTL ， GTL + ， PECL ， SSTL3 / 2 （ I和II级）， HSTL （ I级， III ， IV ）， ZBT和DDR 。

- 双端： LVDS ，汇流排-LVDS ， LVPECL 。可编程（开/关）内部并行端接（ 100

)

也支持这些I / O 。

新的能力（德）多路I / O信号：

- 新的DDR的输入和输出速率高达350兆赫（ 700兆赫效率）。

- 新的2倍和4倍的下行和上行的能力每个I / O（即50 MHz内置200MHz的I / O）。

增强的双四核可编程功能单元（ PFU ）：

- 每PFU的8个×16位的查找表（LUT）。

- 每PFU ，一是按照每个LUT玖用户注册，组织，使两个半独立行动，

加上一个额外的算术运算。

- 在每个新PFU控制寄存器有两个独立的可编程时钟，时钟使能，当地的置位/复位，

和数据选择。

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- 新的LUT结构允许LUT4 ， LUT5 ，新LUT6 ， 4灵活的组合： 1 MUX ，新的8 ： 1 MUX和

在同一个PFU纹波模式的算法功能。

- 每PFU 32 ×4的RAM ，CON连接可配置为单或双端口。创建大，速度快的RAM / ROM块（ 128× 8

只有八使用的解码器SLIC银行PFU就能完成驱动程序）。

- 软有线的LUT （ SWL ），可实现三级LUT逻辑的一个PFU通过快速快速级联

内部路由，从而降低了布线拥塞并提高速度。

- 从布线灵活快速访问PFU投入。

- 快速进位逻辑和路由到所有四个相邻的PFU就能完成半字节，字节宽，或更长的运算功能

系统蒸发散，可以选择注册PFU进位。

丰富的高速缓冲和无缓冲的布线资源提供平均2倍的速度提升了

以前的架构。

分层路由的本地和全局布线用专用布线资源的优化。这导致

更快的路由倍，预测和外汇基金fi cient性能。

SLIC提供八个-3-稳定缓冲液，多达10位的解码器，并

PAL

般的与或反转（ AOI）在每个亲

可编程逻辑单元。

新的200 MHz的嵌入式四端口RAM模块，两个读端口，两个写端口，和两组字节车道

启用。每个嵌入式RAM块可以CON组fi gured如下：

- 1-512 ×18 （四口，两个读/写2 ）与可选的内置仲裁。

- 1-256 ×36 （双端口，一个读/写1 ）。

- 1-1k ×9 （双端口，一个读/写1 ）。

- 2-512 ×9 （双端口，一个读/写1为每个）。

- 2 RAMS具有任意数量的单词，其总和为512或更少的由图18（双端口，一个读/写1 ）。

- 支持加盟RAM块。

- 两个16× 8位的内容可寻址存储器（CAM ）的支持。

- FIFO 512 ×18 ， 256× 36 ， 1K ×9 ，或双512× 9 。

- 常量的乘法（8× 16或16 ×8）。

- 双变量乘（ 8×8）。

嵌入式32位的内部系统总线加4位奇偶互连FPGA逻辑，微处理器接口（ MPI ）

嵌入式RAM块，内嵌有100 MHz的总线性能标准单元块。包括有内置

在系统中注册了充当控制和状态为中心的设备。

内置的可测性：

- 完全边界扫描（

IEEE

1149.1和1149.2 JTAG草案）的可编程I / O的唯一。

- 通过边界扫描端口符合编程和回读

IEEE

草案1532 ： D1.7 。

- TS_ALL可测试性功能三态的所有I / O引脚。

- 新的温度检测二极管。

改进的内置时钟管理，可编程锁相环（ PPLLs ）提供了最佳的时钟

改性音响阳离子和调节相位，频率，以及从20 MHz的占空比达到

420兆赫。乘法输入频率高达64倍和输入频率的除法下降到1 / 64倍是可能的。

新的周期挪用能力允许后，网络最终的布局和布线典型的15 ％至40 ％的内部速度提升。

此功能还支持符合许多建立/保持和时钟到输出的I / O连接特定的阳离子，并且可以提供

通过允许开关输出缓冲器灵活的延迟减少地面反弹的输出总线。

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可编程逻辑系统特点

PCI局部总线兼容的FPGA I / O操作。

改进

PowerPC的

/的PowerQUICC 860 ，和

PowerPC的

/的PowerQUICC II MPC8260高速同步

微处理器接口，可用于CON连接配置中，回读，设备控制和设备状态，以及

为通用接口FPGA逻辑， RAM和嵌入标准单元块。无缝连接

要同步

PowerPC的

与用户-CON连接的可配置地址空间的处理器提供。

新的嵌入式

AMBA

特定网络阳离子2.0 AHB系统总线（

ARM

处理器），方便的沟通

微处理器接口， CON组fi guration逻辑，嵌入式块RAM ， FPGA逻辑，嵌入式和标准

小区块。

可变尺寸的汇流排CON组fi guration数据能力的回读与内置的微处理器接口和系

统总线。

内部，3-状态，和双向总线与由SLIC提供简单控制。

新的时钟布线结构的全局和局部时钟显着提高速度，降低歪斜（ <200

PS为OR4E04 ）。

新的本地时钟布线结构允许创建本地化的时钟树。

两个新的边缘的时钟的结构，可实现对设备的每个边缘6高速时钟为改善

建立/保持和时钟到输出的性能。

新的双倍数据速率（ DDR）和零总线周转（ ZBT ）存储器接口支持最新的高

高速存储器接口。

新的2X / 4X上行链路和下行链路的I / O功能接口的高速外部I / O来减少高速内部

逻辑。

ispLEVER软件开发系统软件。支持业界标准的CAE工具进行设计输入，综合，

仿真和定时分析。

符合通用测试和操作PHY接口的ATM（ UTOPIA ）级别1,2和3以及POS- PHY3 。

也符合建议的特定连接的阳离子UTOPIA 4级和POS - PHY4 10 Gb / s的接口。

符合POS- PHY3 （ 2.5 Gb / s的）和POS - PHY4 （ 10 Gb / s的）接口标准的数据包基于SONET作为

德网络由土星组定义。

在10G PCS IP核的功能

可编程逻辑提供了多种尚未对是标准化的接口功能，包括下面的IP核心

功能（ IP内核单独销售）：

10 Gb / s的以太网物理编码子层（ PCS ），作为德网络被定义

IEEE

802.3ae标准：

- XGMII ，用于连接10 Gb / s的以太网MAC 。 XGMII是一个156 MHz的双倍数据速率的并行短距离

（通常小于3英寸）的互连接口。

- 弹性存储缓冲区从XGMII接口时钟域传递到/ 。

– X

+ X

加扰/解扰器，用于10 Gb / s的以太网。

- 64B / 66B编码器/解码器的10 Gb / s的以太网。

- 空闲插入和删除。

- SMI接口，用于控制和状态。

四核2.5 Gb / s的SONET / SDH到10 Gb / s的SONET / SDH复用器/解复用器的功能。

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描述

FPSC德网络nition

FPSCs ，或现场可编程系统芯片，是结合了科幻场可编程逻辑和ASIC器件，或

掩模编程的逻辑，在单个设备上。 FPSCs提供上市时间和FPGA的灵活性，在

节约设计工作用软的知识产权（ IP）内核，速度，设计的密度和经济

ASIC的。

FPSC概述

莱迪思系列4 FPSCs从4系列创建

ORCA

FPGA中。要创建一个系列4 FPSC ，数列

可编程的逻辑单元（参照FPGA的逻辑概述FPGA逻辑细节部分）被加入到一个嵌入式

逻辑核心。除了具有ASIC门更换部分FPGA门，在大于10 ： 1 EF网络效率，没有一个

FPGA的功能被改变;所有的4系列FPGA功能的保留：嵌入式块RAM ， MPI ，相变材料，

边界扫描等的可编程逻辑列被替换的设备的一侧，使从销

替换列用作I / O引脚的嵌入式核心。该器件引脚其余保留自己的

FPGA的功能。

FPSC门计数

为促进文化基金的总门数是它的嵌入式核心（标准单元/ ASIC门）及其FPGA门的总和。

由于FPGA门一般表示为可使用的范围与标称值，总FPSC门数

有时表示以相同的方式。然而，标准单元ASIC门的， 10 25倍以上硅

区英法fi cient比FPGA门。因此，具有嵌入式功能的FPSC是门等同于一个FPGA与

一个更大的门数。

FPGA /嵌入式核心接口

FPGA逻辑和嵌入芯之间的界面得到了增强，以提供更多数量的

接口信号比以前的FPSC架构。相较于将嵌入式核心信号片这一点，

片上接口的速度要快得多，并且需要较少的功率。所有延迟的接口被precharacterized和

占的ispLEVER软件开发系统。

4系列为基础的FPSCs通过提供嵌入式模块和多主机之间的链路扩展此接口

在FPGA逻辑中的32位的系统总线。该系统总线允许核心方便前往许多FPGA逻辑功能的

系统蒸发散，包括嵌入式块RAM和微处理器接口。

时钟刺也可以通过跨FPGA /嵌入式核心边界。这使得快速，低偏移时钟

FPGA和嵌入芯之间。许多从FPGA的特殊信号，如DONE和全球

置位/复位，也可提供到嵌入芯，使得能够充分整合与嵌入芯

FPGA作为一个系统。

对于更大的系统灵活性， FPGA CON组fi guration的RAM都可以通过嵌入式核心应用。这

支持在嵌入式核心用户可编程选项，从而允许更大的灵活性。多个嵌入式

芯CON组fi gurations可被设计成具有用户可编程控制的单个设备通过其CON组fi gura-

系统蒸发散来实现，以及通过侦察音响guring设备简单地改变核心功能的能力。

ispLEVER软件开发系统

ispLEVER软件的开发系统用于处理从网表到CON连接gured FPGA设计。该系统

用于映射设计到

ORCA

建筑再布局和布线也采用的ispLEVER的时序驱动

工具。开发系统还包括接口，以及图书馆，其他流行的CAE工具进行设计

输入，综合，仿真和时序分析。

ispLEVER的发展系统的接口的前端设计输入工具，并提供以产生所述工具

CON连接gured FPGA 。在设计溢流，用户去连接网元的FPGA的两点设计溢流的功能，

该设计输入和比特流生成阶段。中的ispLEVER最近的改进允许用户提供