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数据表
, 2002年11月
ORCA
®
4系列的FPGA
介绍
建立在系列4侦察网络可配置嵌入式系
TEM-在单芯片( SoC)架构,格介绍
其新的通用现场可编程门系列
阵列(FPGA) 。高性能和高度
通用的架构带来了一个新的维度
使网络系统的设计,在市场上较少
时间比以往任何时候。这种新器件系列提供
许多新的功能和架构增强功能
不提供任何早期的FPGA 。 Bring-
荷兰国际集团共同高度灵活的基于SRAM的可编
BLE逻辑,功能强大的系统功能,丰富的层次
的路由选择和互连资源,并且会议
多种接口标准,该系列4 FPGA
容纳了最复杂和高性
曼斯知识产权( IP )的网络设计。
传统的I / O选项:
- LVTTL ( 3.3V )和LVCMOS ( 2.5 V和1.8 V )
I / O操作。
- 每引脚可选的I / O钳位二极管提供
3.3 V PCI合规性。
- 独立的可编程驱动能力:
24毫安片/ 12 mA输出, 12毫安水槽/ 6毫安
来源或6毫安片/ 3 mA输出。
- 两个摆率支持(快速压摆lim-
资讯科技教育) 。
- 快速捕捉输入锁存器和输入IP- FL佛罗里达州运
( FF ) /锁存器的输入减少安装时间和零
保持时间。
- 快速开漏驱动能力。
- 此功能可注册三态使能信号。
- 关片内时钟的驱动能力。
- 在输出路径中的两个输入函数发生器。
新的可编程高速I / O :
- 单端: GTL , GTL + , PECL , SSTL3 / 2
( I类和II ) , HSTL ( I类, III ​​,和IV ) , ZBT ,
和DDR 。
- 双端: LDVS ,汇流排-LVDS ,以及
LVPECL 。可编程(开/关)内部并行
终止( 100
Ω)
也支持这些
I / O操作。
可编程特性
高性能平台设计:
- 0.16微米7级金属技术。
- 对>250 MHz的内部性能。
- 对>420 MHz的I / O性能。
- 满足多种I / O接口标准。
- 1.5 V工作电压(不超过30 %的功率比1.8 V
操作)转化为更高的性能。
表1中。
ORCA
系列4的FPGA逻辑
设备
OR4E02
OR4E04
OR4E06
26
36
46
24
36
44
PFU就能
624
1,296
2,024
用户I / O
405
466
466
的LUT
4,992
10,368
16,192
EBR
8
12
16
EBR位
(K)
74
111
148
可用*
盖茨( K)
201—397
333—643
471—899
*嵌入式系统总线和MPI不包括在上述的门数。系统门范围来自于以下:
最小系统门假定PFU就能100%被用于逻辑只(不PFU RAM ),用40% EBR使用和2的PLL 。最大
系统门假定80% PFU就能被用于逻辑,20%被用于PFU的RAM中,用80%的EBR用法和6个PLL 。
注:设备未接脚分布兼容
ORCA
系列2/3 。
www.latticesemi.com
ORCA
4系列的FPGA
数据表
, 2002年11月
目录
目录
页面
目录
页面
简介................................................. ............... 1
可编程特性............................................ 1
系统特点................................................ 4 .......
产品说明................................................ 5 ...
体系结构概述.......................................... 5
可编程逻辑单元........................................ 6
可编程功能单位............................... 7
查表操作模式....................... 10
补充逻辑和互联细胞........ 20
PLC锁存器/触发器...................................... 24
嵌入式RAM块( EBR ) ................................. 26
EBR特点................................................ .... 26
路由资源................................................ .. 31
时钟分配网络...................................... 31
全球主时钟篮网................................. 31
二级时钟和控制网.................... 31
二级边缘时钟网络和
快速边沿时钟网络................................... 31
周期挪用................................................ .... 32
可编程输入/输出单元格( PIC ) .................. 32
可编程I / O .............................................. 32
输入................................................. ................ 35
输出................................................. ............. 36
I / O组和组....................................... 37
特殊的功能块.......................................... 39
单功能块....................................... 47
微处理器接口( MPI ) ............................... 49
嵌入式系统总线(ESB ) ........................... 49
锁相环( PLL)的................................... 53
FPGA的国家操作....................................... 56
初始化................................................. ....... 56
电源排序................................. 57
配置................................................. ..... 57
初创............................................... ............... 57
重构................................................. 0.61
部分重配置....................................... 61
其他配置选项.............................. 61
配置数据格式................................. 61
使用ispLEVER软件来生成
配置RAM数据............................... 61
配置数据帧.................................. 62
比特流错误检查................................. 64
FPGA配置方式..................................... 64
主并行模式......................................... 65
主串行模式............................................ 66
异步外设模式......................... 67
微处理器接口模式.......................... 68
从串模式.............................................. 72
从并行模式........................................... 72
菊花链............................................... .... 73
菊花链与边界扫描.................. 74
绝对最大额定值..................................... 75
推荐工作条件................ 75
电气特性......................................... 76
功耗估算................................................ ..... 77
估计功耗.................................. 77
时序特性............................................. 78
配置定时.......................................... 92
回读时序............................................ 100
销信息................................................ ...... 101
引脚说明.............................................. 101
封装兼容性..................................... 105
352引脚PBGA引脚...................................... 107
416引脚BGAM引脚..................................... 116
680引脚PBGAM引脚................................... 126
封装热特性摘要......... 142
Θ
JA ................................................. ................ 142
ψ
JC ................................................. ................ 142
Θ
JC ................................................. ................ 143
Θ
JB ................................................. ................ 143
封装热特性.......................... 144
套餐共面............................................. 144
散热器厂商的BGA封装.................. 144
封装寄生................................................ 145
封装外形图.................................... 146
术语和定义..................................... 146
352引脚PBGA .............................................. ... 147
416引脚PBGAM .............................................. 148
680引脚PBGAM .............................................. 149
订购信息.............................................. 150
2
莱迪思半导体公司
 
数据表
, 2002年11月
ORCA
4系列的FPGA
可编程特性
(续)
新的能力(德)多路I / O信号:
- 对输入和输出的新的双数据速率
速率高达350兆赫( 700兆赫效率) 。
- 新的2倍和4倍的下行链路和上行链路的能力每
I / O (即50 MHz内置200MHz的I / O) 。
增强的双四核可编程功能单元
( PFU ) :
- 每PFU的8个×16位的查找表(LUT) 。
- 每个PFU玖用户寄存器,一个在每次
LUT和组织,使两个半采取行动
独立,加上一个额外的运算操作
系统蒸发散。
- 在每个新PFU控制寄存器有两个不知疲倦
悬垂可编程时钟,时钟使能,
本地设置/重置,和数据选择。
- 新的LUT结构允许灵活的组合
LUT4 , LUT5 ,新LUT6 ,以4比1 MUX ,新
8选1 MUX和纹波模式运算功能
在相同的PFU 。
- 每PFU 32 ×4的RAM ,CON连接可配置为单或
双端口。创建大,速度快的RAM / ROM块
(128 ×8中仅8 PFU就能)使用SLIC
解码器,银行的驱动程序。
- 软有线的LUT ( SWL )允许了快级联
三个层次的LUT逻辑在单一的PFU
通过快速的内部路由可以减少路由
拥堵并提高速度。
- 从布线灵活快速访问PFU投入。
- 快速进位逻辑和路由到所有四个相邻
PFU就能完成nibble- ,字节宽度,或更长的算术
功能,具有注册PFU的选项
进位输出。
丰富的高速缓冲和无缓冲rout-
荷兰国际集团资源提供了2倍的平均速度improve-
ments比以前的架构。
分层路由的本地和格洛优化
BAL路由专用布线资源。这
导致更快的路由倍,预测和
外汇基金fi cient性能。
SLIC提供八个3- statable缓冲器,最多10位
译码器,以及
PAL
™状和有或反转( AOI )在每
可编程逻辑单元。
改进的内置时钟管理与编程
序的锁相环( PPLLs )提供最佳的
时钟莫迪网络阳离子和调理相,频
昆西,并且占空比为15兆赫到420兆赫。
乘法输入频率高达64倍,而
师输入频率降低到1 / 64倍possi-
BLE 。
新的200 MHz的嵌入式四端口RAM模块, 2
读端口,两个写端口,和两组字节车道
启用。每个嵌入式RAM块可以CON连接G-
置的为:
- 1-512 ×18 (四口,两个读/写2 )与
可选的内置仲裁。
- 1-256 ×36 (双端口,一个读/写1 ) 。
- 1-1K ×9 (双端口,一个读/写1 ) 。
- 2-512 ×9 (双端口,一个读/写1为每个) 。
- 2 RAMS文字的任意数
总和为512或更小18 (双端口,一个读/ 1
写) 。
- 支持加盟RAM块。
- 两个16× 8位的内容可寻址存储器
( CAM )的支持。
- FIFO 512 ×18 , 256× 36 , 1K ×9或双512× 9 。
- 常量的乘法(8× 16或16 ×8) 。
- 双变量乘( 8×8) 。
嵌入式32位的内部系统总线加4位杆
性互连FPGA逻辑,微处理器接口
面( MPI ) ,嵌入式RAM块,嵌入式
标准单元块,100 MHz的总线性能。
包含有内置的系统寄存器充当
控制和状态中心的设备。
内置的可测性:
- 完全边界扫描(
IEEE
®
1149.1和草案
1149.2联合测试访问组( JTAG ) ) 。
- 通过边界编程和回读
扫描端口兼容
IEEE
草案1532 : D1.7 。
- TS_ALL可测试性功能三态的所有I / O引脚。
- 新的感温二极管。
新的占用周期能力使一个典型的15%
之后,网络最终的地方40 %的内部速度提升
和路线。此特性也支持符合
许多建立/保持和时钟到输出的I / O连接特定的阳离子
并可以提供减少地面反弹输出
公交车通过允许开关输出的灵活的延迟
缓冲区。
莱迪思半导体公司
3
 
 
 
 
 
 
ORCA
4系列的FPGA
数据表
, 2002年11月
系统特点
PCI局部总线标准。
改进
PowerPC的
®
 
/ MPC的PowerQUICC
860和
PowerPC的
II MPC8260高速同步
微处理器接口可以用于CON组fi gura-
化,回读,设备控制和设备状态,
以及用于通用接口到FPGA
逻辑, RAM和内置标准电池模块。
无缝连接同步
PowerPC的
proces-
感器与用户-CON连接的可配置地址空间提供。
新的嵌入式
AMBA
特定网络阳离子2.0 AHB系
统总线(
ARM
 
处理器)有利于通信
和灰微处理器接口中,
CON组fi guration逻辑,嵌入式块RAM , FPGA
逻辑和嵌入标准单元块。
新网络的PLL满足ITU -T G.811特定网络阳离子
并提供时钟调整为DS - 1 / E -1和
STS-3 / STM-1的应用。
可变大小汇流排CON组fi guration数据回读
与内置的微处理器接口功能
和系统总线。
内部三态,双向总线以简单CON-
控制由SLIC提供。
新的时钟路由结构的全局和局部
时钟显着提高速度,降低
歪斜( <200 PS的OR4E04 ) 。
新的本地时钟布线结构允许创建
局部时钟树。
两个新的边缘时钟路由结构可实现6个
在装置的每条边高速时钟
改进建立/保持和时钟来进行表现。
新的双数据速率( DDR )和零总线开启
围绕( ZBT )存储器接口支持最新的
高速存储器接口。
新的2倍/ 4倍的上行链路和下行链路的I / O功能接口
面对高速的外部I / O的减少速度
内部逻辑。
会见通用测试和操作PHY接口
对于ATM ( UTOPIA )级别1 , 2和3也满足
提出特定网络阳离子UTOPIA 4级, POS-
PHY级别3( 2.5千兆位/秒) ,和POS-PHY 4(10
千兆位/秒)接口标准的数据包基于SONET
作为德网络定义的土星集团。
ispLEVER软件开发系统软件。支持
通过业界标准的CAE工具进行设计输入,同步
论文,仿真和定时分析。
4
莱迪思半导体公司
数据表
, 2002年11月
ORCA
4系列的FPGA
提供全局路由和时钟元素。每
PLC包含了PFU , SLIC ,本地路由资源,
与CON组fi guration RAM 。大多数FPGA的逻辑是per-
形成在PFU ,但解码器
PAL
样的功能,
和三态缓冲所用的SLIC进行。
在提供的PIO设备输入和输出,可
用于注册的信号,并执行输入demul-
路分离,输出复用,上行链路和下行链路功
系统蒸发散,并在两个输出信号等功能。
该系列4架构集成了宏块
内存称为EBR 。该模块运行水平
整个PLC阵列,并提供灵活的内存
功能。的512x18四端口RAM块大
恭维现有的分布式PFU内存。该
RAM块可以用来实现RAM,ROM
FIFO中,乘法器,和CAM ,通常不使用
PFU就能实施。
系统级的功能,诸如微处理器接口
脸,锁相环,嵌入式系统总线元件(位于
该阵列的角落) ,路由资源,以及
CON组fi guration RAM也集成的元素
体系结构。
对于系列4 FPSCs ,所有PIO缓冲器和逻辑
上的侧取代嵌入式逻辑核心
装置。在右侧的设备的4个PLL
( 2在右上角和2在右下
转角)被去除,嵌入式系统总线
伸入FPSC部。
产品说明
体系结构概述
ORCA
系列4的体系结构是新一代
基于SRAM的可编程器件,莱迪思。它
包括改进和创新面向
当今的高速系统中的单个芯片上。设计
与网络应用的心目中,系列4 FAM-
随手集成的系统级功能,可进一步
减少的逻辑要求,提高系统运行速度。
ORCA
4系列器件包含了许多新的专利
增强功能,并提供各种封装的
年龄,和速度级别。
逻辑的层次结构,时钟, rout-
荷兰国际集团, RAM和系统级模块创建一个无缝的
合并的FPGA和ASIC设计。模块化硬件
和软件技术,系统级芯片英特
格雷申与真正的即插即用设计实现。
该架构由四个基本要素:亲
可编程逻辑单元( PLC)的,可编程的输入/输出
把细胞( PIO的) ,嵌入式块RAM ( EBRS ) ,和
系统级的功能。一个高层次的框图
如图1所示,这些元件相互连接
与全球和本地线丰富的路由结构。
PLC和相关资源的阵列河畔
通过通用接口模块( CIBS ),它圆润亲
韦迪丰富的接口相邻的PIO或
系统块。布线拥塞围绕这些criti-
校准块是通过使用同一个路由的消除
可编程逻辑核心结构内实现。
PICS提供逻辑接口的PIO哪些
提供边界接口关闭,到设备上。
另外, interquad路由块
( HIQ , VIQ )分隔PLC阵列的象限
莱迪思半导体公司
5
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®
4系列的FPGA
介绍
建立在系列4侦察网络可配置嵌入式系
TEM-在单芯片( SoC)架构,格介绍
其新的通用现场可编程门系列
阵列(FPGA) 。高性能和高度
通用的架构带来了一个新的维度
使网络系统的设计,在市场上较少
时间比以往任何时候。这种新器件系列提供
许多新的功能和架构增强功能
不提供任何早期的FPGA 。 Bring-
荷兰国际集团一起高
灵活的
基于SRAM的可编
BLE逻辑,功能强大的系统功能,丰富的层次
的路由选择和互连资源,并且会议
多种接口标准,该系列4 FPGA
容纳了最复杂和高性
曼斯知识产权( IP )的网络设计。
传统的I / O选项:
- LVTTL ( 3.3V )和LVCMOS ( 2.5 V和1.8 V )
I / O操作。
- 每引脚可选的I / O钳位二极管提供
3.3 V PCI合规性。
- 独立的可编程驱动能力:
24毫安片/ 12 mA输出, 12毫安水槽/ 6毫安
来源或6毫安片/ 3 mA输出。
- 两个摆率支持(快速压摆lim-
资讯科技教育) 。
- 快速捕捉输入锁存器和输入
FL IP- FL运
( FF ) /锁存器的输入减少安装时间和零
保持时间。
- 快速开漏驱动能力。
- 此功能可注册三态使能信号。
- 关片内时钟的驱动能力。
- 在输出路径中的两个输入函数发生器。
新的可编程高速I / O :
- 单端: GTL , GTL + , PECL , SSTL3 / 2
( I类和II ) , HSTL ( I类, III ​​,和IV ) , ZBT ,
和DDR 。
- 双端: LDVS ,汇流排-LVDS ,以及
LVPECL 。可编程(开/关)内部并行
终止( 100
Ω
)也支持这
I / O操作。
可编程特性
高性能平台设计:
— 0.16
μm
7级金属技术。
- 对>250 MHz的内部性能。
- 对>420 MHz的I / O性能。
- 满足多种I / O接口标准。
- 1.5 V工作电压(不超过30 %的功率比1.8 V
操作)转化为更高的性能。
表1中。
ORCA
系列4的FPGA逻辑
设备
OR4E02
OR4E04
OR4E06
26
36
46
24
36
44
PFU就能
624
1,296
2,024
用户I / O
405
466
466
的LUT
4,992
10,368
16,192
EBR
8
12
16
EBR位
(K)
74
111
148
可用*
盖茨( K)
201—397
333—643
471—899
*嵌入式系统总线和MPI不包括在上述的门数。系统门范围来自于以下:
最小系统门假定PFU就能100%被用于逻辑只(不PFU RAM ),用40% EBR使用和2的PLL 。最大
系统门假定80% PFU就能被用于逻辑,20%被用于PFU的RAM中,用80%的EBR用法和6个PLL 。
注:设备未接脚分布兼容
ORCA
系列2/3 。
©2005莱迪思半导体公司莱迪思的所有商标,注册商标,专利和网站上列出的www.latticesemi.com/legal 。所有
其它品牌或产品名称均为其各自所有者的注册商标。本文中的说明和信息,都受到
更改,恕不另行通知。
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1
or4e_05
ORCA
4系列的FPGA
数据表
2006年5月
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页面
简介................................................. ............... 1
可编程特性............................................ 1
系统特点................................................ 4 .......
产品说明................................................ 5 ...
体系结构概述.......................................... 5
可编程逻辑单元........................................ 6
可编程功能单位............................... 7
查表操作模式....................... 10
补充逻辑和互联细胞........ 20
PLC锁存器/触发器...................................... 24
嵌入式RAM块( EBR ) ................................. 26
EBR特点................................................ .... 26
路由资源................................................ .. 31
时钟分配网络...................................... 31
全球主时钟篮网................................. 31
二级时钟和控制网.................... 31
二级边缘时钟网络和
快速边沿时钟网络................................... 31
周期挪用................................................ .... 32
可编程输入/输出单元格( PIC ) .................. 32
可编程I / O .............................................. 32
输入................................................. ................ 35
输出................................................. ............. 36
I / O组和组....................................... 37
特殊的功能块.......................................... 39
单功能块....................................... 47
微处理器接口( MPI ) ............................... 49
嵌入式系统总线(ESB ) ........................... 49
锁相环( PLL)的................................... 53
FPGA的国家操作....................................... 56
初始化................................................. ....... 56
电源排序................................. 57
配置................................................. ..... 57
初创............................................... ............... 57
重构................................................. 0.61
部分重配置....................................... 61
其他配置选项.............................. 61
配置数据格式................................. 61
使用ispLEVER软件来生成
配置RAM数据............................... 61
配置数据帧.................................. 62
比特流错误检查................................. 64
FPGA配置方式..................................... 64
主并行模式......................................... 65
主串行模式............................................ 66
异步外设模式......................... 67
微处理器接口模式.......................... 68
从串模式.............................................. 72
从并行模式........................................... 72
菊花链............................................... .... 73
菊花链与边界扫描.................. 74
绝对最大额定值..................................... 75
推荐工作条件................ 75
电气特性......................................... 76
功耗估算................................................ ..... 77
估计功耗.................................. 77
时序特性............................................. 78
配置定时.......................................... 92
回读时序............................................ 100
销信息................................................ ...... 101
引脚说明.............................................. 101
封装兼容性..................................... 105
352引脚PBGA引脚...................................... 107
416引脚BGAM引脚..................................... 116
680引脚PBGAM引脚................................... 126
封装热特性摘要......... 142
Θ
JA ................................................. ................ 142
ψ
JC ................................................. ................ 142
Θ
JC ................................................. ................ 143
Θ
JB ................................................. ................ 143
封装热特性.......................... 144
套餐共面............................................. 144
散热器厂商的BGA封装.................. 144
封装寄生................................................ 145
封装外形图.................................... 146
术语和定义..................................... 146
352引脚PBGA .............................................. ... 147
416引脚PBGAM .............................................. 148
680引脚PBGAM .............................................. 149
订购信息.............................................. 150
2
莱迪思半导体公司
 
数据表
2006年5月
ORCA
4系列的FPGA
可编程特性
(续)
新的能力(德)多路I / O信号:
- 对输入和输出的新的双数据速率
速率高达350兆赫( 700兆赫效率) 。
- 新的2倍和4倍的下行链路和上行链路的能力每
I / O (即50 MHz内置200MHz的I / O) 。
增强的双四核可编程功能单元
( PFU ) :
- 每PFU的8个×16位的查找表(LUT) 。
- 每个PFU玖用户寄存器,一个在每次
LUT和组织,使两个半采取行动
独立,加上一个额外的运算操作
系统蒸发散。
- 在每个新PFU控制寄存器有两个不知疲倦
悬垂可编程时钟,时钟使能,
本地设置/重置,和数据选择。
- 新的LUT结构允许
灵活的
组合
LUT4 , LUT5 ,新LUT6 ,以4比1 MUX ,新
8选1 MUX和纹波模式运算功能
在相同的PFU 。
- 每PFU 32 ×4的RAM ,CON连接可配置为单或
双端口。创建大,速度快的RAM / ROM块
(128 ×8中仅8 PFU就能)使用SLIC
解码器,银行的驱动程序。
- 软有线的LUT ( SWL )允许了快级联
三个层次的LUT逻辑在单一的PFU
通过快速的内部路由可以减少路由
拥堵并提高速度。
- 从布线灵活快速访问PFU投入。
- 快速进位逻辑和路由到所有四个相邻
PFU就能完成nibble- ,字节宽度,或更长的算术
功能,具有注册PFU的选项
进位输出。
丰富的高速缓冲和无缓冲rout-
荷兰国际集团资源提供了2倍的平均速度improve-
ments比以前的架构。
分层路由的本地和格洛优化
BAL路由专用布线资源。这
导致更快的路由倍,预测和
外汇基金fi cient性能。
SLIC提供八个3- statable缓冲器,最多10位
译码器,以及
PAL
™状和有或反转( AOI )在每
可编程逻辑单元。
改进的内置时钟管理与编程
序的锁相环( PPLLs )提供最佳的
时钟莫迪网络阳离子和调理相,频
昆西,并且占空比为15兆赫到420兆赫。
乘法输入频率高达64倍,而
师输入频率降低到1 / 64倍possi-
BLE 。
新的200 MHz的嵌入式四端口RAM模块, 2
读端口,两个写端口,和两组字节车道
启用。每个嵌入式RAM块可以CON连接G-
置的为:
- 1-512 ×18 (四口,两个读/写2 )与
可选的内置仲裁。
- 1-256 ×36 (双端口,一个读/写1 ) 。
- 1-1K ×9 (双端口,一个读/写1 ) 。
- 2-512 ×9 (双端口,一个读/写1为每个) 。
- 2 RAMS文字的任意数
总和为512或更小18 (双端口,一个读/ 1
写) 。
- 支持加盟RAM块。
- 两个16× 8位的内容可寻址存储器
( CAM )的支持。
- FIFO 512 ×18 , 256× 36 , 1K ×9或双512× 9 。
- 常量的乘法(8× 16或16 ×8) 。
- 双变量乘( 8×8) 。
嵌入式32位的内部系统总线加4位杆
性互连FPGA逻辑,微处理器接口
面( MPI ) ,嵌入式RAM块,嵌入式
标准单元块,100 MHz的总线性能。
包含有内置的系统寄存器充当
控制和状态中心的设备。
内置的可测性:
- 完全边界扫描(
IEEE
®
1149.1和草案
1149.2联合测试访问组( JTAG ) ) 。
- 通过边界编程和回读
扫描端口兼容
IEEE
草案1532 : D1.7 。
- TS_ALL可测试性功能三态的所有I / O引脚。
- 新的感温二极管。
新的占用周期能力使一个典型的15%
40 %的内部速度提升后,
最终科幻
地方
和路线。此特性也支持符合
许多建立/保持和时钟到输出的I / O连接特定的阳离子
并可以提供减少地面反弹输出
公交车通过允许
灵活的
开关量输出的延迟
缓冲区。
莱迪思半导体公司
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ORCA
4系列的FPGA
数据表
2006年5月
系统特点
PCI局部总线标准。
改进
PowerPC的
®
 
/ MPC的PowerQUICC
860和
PowerPC的
II MPC8260高速同步
微处理器接口可以用于CON组fi gura-
化,回读,设备控制和设备状态,
以及用于通用接口到FPGA
逻辑, RAM和内置标准电池模块。
无缝连接同步
PowerPC的
proces-
感器与用户-CON连接的可配置地址空间提供。
新的嵌入式
AMBA
特定网络阳离子2.0 AHB系
统总线(
ARM
 
处理器)有利于通信
和灰微处理器接口中,
CON组fi guration逻辑,嵌入式块RAM , FPGA
逻辑和嵌入标准单元块。
新网络的PLL满足ITU -T G.811特定网络阳离子
并提供时钟调整为DS - 1 / E -1和
STS-3 / STM-1的应用。
可变大小汇流排CON组fi guration数据回读
与内置的微处理器接口功能
和系统总线。
内部三态,双向总线以简单CON-
控制由SLIC提供。
新的时钟路由结构的全局和局部
时钟显着提高速度,降低
歪斜( <200 PS的OR4E04 ) 。
新的本地时钟布线结构允许创建
局部时钟树。
两个新的边缘时钟路由结构可实现6个
在装置的每条边高速时钟
改进建立/保持和时钟来进行表现。
新的双数据速率( DDR )和零总线开启
围绕( ZBT )存储器接口支持最新的
高速存储器接口。
新的2倍/ 4倍的上行链路和下行链路的I / O功能接口
面对高速的外部I / O的减少速度
内部逻辑。
会见通用测试和操作PHY接口
对于ATM ( UTOPIA )级别1 , 2和3也满足
提出特定网络阳离子UTOPIA 4级, POS-
PHY级别3( 2.5千兆位/秒) ,和POS-PHY 4(10
千兆位/秒)接口标准的数据包基于SONET
作为德网络定义的土星集团。
ispLEVER软件开发系统软件。支持
通过业界标准的CAE工具进行设计输入,同步
论文,仿真和定时分析。
4
莱迪思半导体公司
数据表
2006年5月
ORCA
4系列的FPGA
提供全局路由和时钟元素。每
PLC包含了PFU , SLIC ,本地路由资源,
与CON组fi guration RAM 。大多数FPGA的逻辑是per-
形成在PFU ,但解码器
PAL
样的功能,
和三态缓冲所用的SLIC进行。
在提供的PIO设备输入和输出,可
用于注册的信号,并执行输入demul-
路分离,输出复用,上行链路和下行链路功
系统蒸发散,并在两个输出信号等功能。
该系列4架构集成了宏块
内存称为EBR 。该模块运行水平
整个PLC阵列,并提供
灵活的
内存
功能。的512x18四端口RAM块大
恭维现有的分布式PFU内存。该
RAM块可以用来实现RAM,ROM
FIFO中,乘法器,和CAM ,通常不使用
PFU就能实施。
系统级的功能,诸如微处理器接口
脸,锁相环,嵌入式系统总线元件(位于
该阵列的角落) ,路由资源,以及
CON组fi guration RAM也集成的元素
体系结构。
对于系列4 FPSCs ,所有PIO缓冲器和逻辑
上的侧取代嵌入式逻辑核心
装置。在右侧的设备的4个PLL
( 2在右上角和2在右下
转角)被去除,嵌入式系统总线
伸入FPSC部。
产品说明
体系结构概述
ORCA
系列4的体系结构是新一代
基于SRAM的可编程器件,莱迪思。它
包括改进和创新面向
当今的高速系统中的单个芯片上。设计
与网络应用的心目中,系列4 FAM-
随手集成的系统级功能,可进一步
减少的逻辑要求,提高系统运行速度。
ORCA
4系列器件包含了许多新的专利
增强功能,并提供各种封装的
年龄,和速度级别。
逻辑的层次结构,时钟, rout-
荷兰国际集团, RAM和系统级模块创建一个无缝的
合并的FPGA和ASIC设计。模块化硬件
和软件技术,系统级芯片英特
格雷申与真正的即插即用设计实现。
该架构由四个基本要素:亲
可编程逻辑单元( PLC)的,可编程的输入/输出
把细胞( PIO的) ,嵌入式块RAM ( EBRS ) ,和
系统级的功能。一个高层次的框图
如图1所示,这些元件相互连接
与全球和本地线丰富的路由结构。
PLC和相关资源的阵列河畔
通过通用接口模块( CIBS ),它圆润亲
韦迪丰富的接口相邻的PIO或
系统块。布线拥塞围绕这些criti-
校准块是通过使用同一个路由的消除
可编程逻辑核心结构内实现。
PICS提供逻辑接口的PIO哪些
提供边界接口关闭,到设备上。
另外, interquad路由块
( HIQ , VIQ )分隔PLC阵列的象限
莱迪思半导体公司
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