NT5SV16M4DT
NT5SV8M8DT
NT5SV4M16DT
64MB同步DRAM
特点
高性能：
-6K
f
CK
t
CK
CL
t
AC
t
AC
时钟
频率
时钟周期
CAS延迟
时钟访问
时间
1
时钟访问
时间
2
166
6
133
7.5
143
7
-7K
133
7.5
CL=2
—
5.4
-7
143
7
CL=3
—
5.4
单位
兆赫
ns
中正
ns
ns
CL = 3 CL = 2 CL = 3
---
5.4
—
5.4
---
5.4
1.终端负载。请参阅第16页上的交流特性。
2.未结束的负荷。请参阅第16页上的交流特性。
单脉冲RAS接口
完全同步的时钟上升沿
通过BS0 / BS1控制的四家银行（ Bank选择）
可编程CAS延时： 2,3
可编程突发长度： 1 ， 2 ， 4 ， 8 ，全页
可编程的自动换行：连续或交错
多种突发读与写单选项
自动和控制预充电命令
数据掩码为读/写控制（ X4，X8 ）
字节控制双数据面膜（ X16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
规范权力运行
4096刷新周期/ 64ms的
随机列地址每CK （ 1 -N规则）
3.3V单电源
±
0.3V电源
LVTTL兼容
封装： 54引脚400密耳的TSOP- II型
描述
该NT5SV16M4DT ， NT5SV8M8DT和NT5SV4M16DT
被4银行同步DRAM组织成的4Mbit ×4
I / O ×4行， 2兆比特×8的I / O ×4行，并为1Mbit ×16的I / O ×4
银行，分别为。这些设备同步实现
高达200MHz通过采用高速的数据传输速率
管道的芯片架构，同步输出数据
到一个系统时钟。该芯片制造与NTC “
s
先进的64Mbit的单晶体管DRAM CMOS工艺
技术。
该设备被设计为符合所有JEDEC标准
设定为同步DRAM的产品，在电气上和
机械。所有的控制，地址和数据输入/输出
放（ I / O或DQ）电路与正同步
外部提供的时钟的边缘。
RAS ， CAS，WE ，和CS是脉冲信号，这是应试
INED在每个外部施加的时钟的正边缘
（CK） 。内部芯片的工作模式由组合定义
这些信号的tions和指令译码器启动
必要的定时对每个操作。一个14位的地址
总线接收地址数据，在常规的RAS / CAS mul-
路分离式的。十二行地址（ A0 - A11）和两张银行
选择地址（ BS0 ， BS1 ）的选通与RAS 。十一
列地址（ A0 -A9 ），并加算银行选择地址，
A10是与选通CAS 。列地址A9摔落
在x8的设备，和列地址A8和A9被丢弃
在X16设备。
在此之前的任何访问操作， CAS延迟，突发长度，
和爆破顺序必须编程到器件通过
地址输入A0 -A11 ， BS0 ， BS1模式寄存器组中
周期。此外，它可以编程一个多脉冲串
序列与通过高速缓冲存储器能操作单写周期为写
通报BULLETIN 。
操作四个存储体交错的方式
允许随机存取操作发生在更高的速度
可能比标准的DRAM 。一个顺序和gap-
高达200MHz的更少的数据速率是可能的视
突发长度， CAS延迟时间，以及设备的速度等级。
堆叠设备的两个卡座的同步操作
允许的，这取决于该操作被完成。汽车
刷新（ CBR）和自刷新操作的支持。
版本1.1
10/01
1
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5SV16M4DT
NT5SV8M8DT
NT5SV4M16DT
64MB同步DRAM
引脚分配为平面组件
（ TOP VIEW ）
V
DD
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
V
DD
LDQM
WE
CAS
RAS
CS
BS0
BS1
A10/AP
A0
A1
A2
A3
V
DD
V
DD
DQ0
V
DDQ
NC
DQ1
V
SSQ
NC
DQ2
V
DDQ
NC
DQ3
V
SSQ
NC
V
DD
NC
WE
CAS
RAS
CS
BS0
BS1
A10/AP
A0
A1
A2
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V
DD
V
DD
NC
V
DDQ
NC
DQ0
V
SSQ
NC
NC
V
DDQ
NC
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V
SSQ
NC
V
DD
NC
WE
CAS
RAS
CS
BS0
BS1
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
NC
V
SSQ
NC
DQ3
V
DDQ
NC
NC
V
SSQ
NC
DQ2
V
DDQ
NC
V
SS
NC
DQM
CK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ7
V
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NC
DQ6
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DQ5
V
SSQ
NC
DQ4
V
DDQ
NC
V
SS
NC
DQM
CK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
V
SS
NC
UDQM
CK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
54引脚塑料TSOP （ II ） 400万
为4Mbit ×4 I / O ×4银行
NT5SV16M4DT
兆比特×8的I / O ×4银行
NT5SV8M8DT
为1Mbit ×16的I / O ×4银行
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NT5SV8M8DT
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64MB同步DRAM
引脚说明
CK
CKE
CS
RAS
CAS
WE
BS1 ， BS0
A0 - A11
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
BANK SELECT
地址输入
DQ0-DQ15
DQM ， LDQM ， UDQM
V
DD
V
SS
V
DDQ
V
SSQ
NC
—
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的DQ （ + 3.3V ）
地面的DQ
无连接
—
输入/输出功能描述
符号
CLK
CKE
CS
RAS ， CAS ，
WE
BS0 ， BS1
TYPE
输入
输入
输入
输入
输入
极性
积极
EDGE
高电平有效
低电平有效
低电平有效
—
功能
系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
激活CLK信号时高，停用时， CLK信号为低电平。通过停用
时钟， CKE低启动省电模式，待机模式，或自刷新模式。
CS使指令译码器时低，禁用命令时，解码器高。当
指令译码器被禁用，新的命令将被忽略，但以前的行动仍在继续。
当在时钟的正上升沿采样， CAS ，RAS和WE定义操作是
在SDRAM中执行。
选择哪家银行是活跃。
在一个银行激活指令周期， A0 -A11定义的行地址（ RA0 - RA11 ）时，在采样
在时钟上升沿。
在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）采样时
在时钟的上升沿。
A10用于调用自动预充电操作在突发读或写周期的结束。如果是A10
高，自动预充电选择和BS0 ， BS1的定义要预充电的银行。如果A 10是低时，自动
预充电被禁用。
在一个预充电命令周期， A10在配合使用BS0 ， BS1到控制哪些组（多个）
预充电。如果A10很高，所有银行都将被考虑BS的状态预充电。如果A10的低，
然后BS0与BS1用于哪家银行定义为预充电。
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
A0 - A11
输入
—
DQ0 - DQ15
输入 -
产量
—
DQM
LDQM
UDQM
输入
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。在
x16的产品， LDQM和UDQM控制下和上字节的I / O缓冲器，分别。在读
模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器等的输出使能。
高电平有效
DQM低导通输出缓冲器上DQM高将它们关闭。在写模式， DQM有延迟
零，并通过使要写入的输入数据，如果它是低，但作为一个字掩码块的写
如果操作DQM高。
—
—
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的噪声免疫力。
V
DD
, V
SS
V
DDQ
V
SSQ
供应
供应
版本1.1
10/01
3
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5SV16M4DT
NT5SV8M8DT
NT5SV4M16DT
64MB同步DRAM
订购信息
速度等级
组织
产品型号
时钟频率@ CAS延时
NT5SV16M4DT-6K
16M ×4
NT5SV16M4DT-7K
NT5SV16M4DT-7
NT5SV8M8DT-6K
8M ×8
NT5SV8M8DT-7K
NT5SV8M8DT-7
NT5SV4M16DT-6K
4M ×16
NT5SV4M16DT-7K
NT5SV4M16DT-7
166MHz@CL3
143MHz@CL3
143MHz@CL3
166MHz@CL3
143MHz@CL3
143MHz@CL3
166MHz@CL3
143MHz@CL3
143MHz@CL3
133MHz@CL2
133MHz@CL2
100MHz@CL2
133MHz@CL2
133MHz@CL2
100MHz@CL2
133MHz@CL2
133MHz@CL2
100MHz@CL2
PC133 ， PC100
3.3 V
400mil 54 -PIN
TSOP II
记
动力
供应
包
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4
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NT5SV16M4DT
NT5SV8M8DT
NT5SV4M16DT
64MB同步DRAM
框图
CKE
CKE缓冲区
行解码器
列解码器
列解码器
行解码器
电池阵列
存储体0
电池阵列
存储体1
CLK
CLK缓冲器
感测放大器
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A11
BS0
BS1
A10
感测放大器
数据输入/输出缓冲器
DQM
列解码器
电池阵列
记忆库3
感测放大器
地址缓冲器（ 14 ）
控制信号
发电机
数据控制电路
DQ
0
DQ
X
刷新
计数器
COLUMN
地址
计数器
模式寄存器
列解码器
命令解码器
行解码器
行解码器
CS
RAS
CAS
WE
电池阵列
记忆银行2
感测放大器
单元阵列，每家银行，为的4Mb ×4 DQ ： 4096行×1024中校×4 DQ （ DQ0 - DQ3 ） 。
单元阵列，每家银行，为的2Mb ×8 DQ ： 4096行×512山口×8 DQ （ DQ0 - DQ7 ）
.
单元阵列，每家银行，为的1Mb ×16 DQ ： 4096行×256山口×16 DQ （ DQ0 - DQ15 ） 。
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64MB同步DRAM
特点
高性能：
-6K
f
CK
t
CK
CL
t
AC
t
AC
时钟
频率
时钟周期
CAS延迟
时钟访问
时间
1
时钟访问
时间
2
166
6
133
7.5
143
7
-7K
133
7.5
CL=2
—
5.4
-7
143
7
CL=3
—
5.4
单位
兆赫
ns
中正
ns
ns
CL = 3 CL = 2 CL = 3
---
5.4
—
5.4
---
5.4
1.终端负载。请参阅第16页上的交流特性。
2.未结束的负荷。请参阅第16页上的交流特性。
单脉冲RAS接口
完全同步的时钟上升沿
通过BS0 / BS1控制的四家银行（ Bank选择）
可编程CAS延时： 2,3
可编程突发长度： 1 ， 2 ， 4 ， 8 ，全页
可编程的自动换行：连续或交错
多种突发读与写单选项
自动和控制预充电命令
数据掩码为读/写控制（ X4，X8 ）
字节控制双数据面膜（ X16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
规范权力运行
4096刷新周期/ 64ms的
随机列地址每CK （ 1 -N规则）
3.3V单电源
±
0.3V电源
LVTTL兼容
封装： 54引脚400密耳的TSOP- II型
描述
该NT5SV16M4DT ， NT5SV8M8DT和NT5SV4M16DT
被4银行同步DRAM组织成的4Mbit ×4
I / O ×4行， 2兆比特×8的I / O ×4行，并为1Mbit ×16的I / O ×4
银行，分别为。这些设备同步实现
高达200MHz通过采用高速的数据传输速率
管道的芯片架构，同步输出数据
到一个系统时钟。该芯片制造与NTC “
s
先进的64Mbit的单晶体管DRAM CMOS工艺
技术。
该设备被设计为符合所有JEDEC标准
设定为同步DRAM的产品，在电气上和
机械。所有的控制，地址和数据输入/输出
放（ I / O或DQ）电路与正同步
外部提供的时钟的边缘。
RAS ， CAS，WE ，和CS是脉冲信号，这是应试
INED在每个外部施加的时钟的正边缘
（CK） 。内部芯片的工作模式由组合定义
这些信号的tions和指令译码器启动
必要的定时对每个操作。一个14位的地址
总线接收地址数据，在常规的RAS / CAS mul-
路分离式的。十二行地址（ A0 - A11）和两张银行
选择地址（ BS0 ， BS1 ）的选通与RAS 。十一
列地址（ A0 -A9 ），并加算银行选择地址，
A10是与选通CAS 。列地址A9摔落
在x8的设备，和列地址A8和A9被丢弃
在X16设备。
在此之前的任何访问操作， CAS延迟，突发长度，
和爆破顺序必须编程到器件通过
地址输入A0 -A11 ， BS0 ， BS1模式寄存器组中
周期。此外，它可以编程一个多脉冲串
序列与通过高速缓冲存储器能操作单写周期为写
通报BULLETIN 。
操作四个存储体交错的方式
允许随机存取操作发生在更高的速度
可能比标准的DRAM 。一个顺序和gap-
高达200MHz的更少的数据速率是可能的视
突发长度， CAS延迟时间，以及设备的速度等级。
堆叠设备的两个卡座的同步操作
允许的，这取决于该操作被完成。汽车
刷新（ CBR）和自刷新操作的支持。
版本1.1
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1
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。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
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64MB同步DRAM
引脚分配为平面组件
（ TOP VIEW ）
V
DD
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
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V
SSQ
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LDQM
WE
CAS
RAS
CS
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BS1
A10/AP
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RAS
CS
BS0
BS1
A10/AP
A0
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DQ0
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V
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NC
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DD
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WE
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RAS
CS
BS0
BS1
A10/AP
A0
A1
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1
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V
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NC
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V
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NC
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NC
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NC
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CK
CKE
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A9
A8
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A5
A4
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NC
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DQ4
V
DDQ
NC
V
SS
NC
DQM
CK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
V
SS
NC
UDQM
CK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
54引脚塑料TSOP （ II ） 400万
为4Mbit ×4 I / O ×4银行
NT5SV16M4DT
兆比特×8的I / O ×4银行
NT5SV8M8DT
为1Mbit ×16的I / O ×4银行
NT5SV4M16DT
版本1.1
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2
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。版权所有。
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64MB同步DRAM
引脚说明
CK
CKE
CS
RAS
CAS
WE
BS1 ， BS0
A0 - A11
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
BANK SELECT
地址输入
DQ0-DQ15
DQM ， LDQM ， UDQM
V
DD
V
SS
V
DDQ
V
SSQ
NC
—
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的DQ （ + 3.3V ）
地面的DQ
无连接
—
输入/输出功能描述
符号
CLK
CKE
CS
RAS ， CAS ，
WE
BS0 ， BS1
TYPE
输入
输入
输入
输入
输入
极性
积极
EDGE
高电平有效
低电平有效
低电平有效
—
功能
系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
激活CLK信号时高，停用时， CLK信号为低电平。通过停用
时钟， CKE低启动省电模式，待机模式，或自刷新模式。
CS使指令译码器时低，禁用命令时，解码器高。当
指令译码器被禁用，新的命令将被忽略，但以前的行动仍在继续。
当在时钟的正上升沿采样， CAS ，RAS和WE定义操作是
在SDRAM中执行。
选择哪家银行是活跃。
在一个银行激活指令周期， A0 -A11定义的行地址（ RA0 - RA11 ）时，在采样
在时钟上升沿。
在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）采样时
在时钟的上升沿。
A10用于调用自动预充电操作在突发读或写周期的结束。如果是A10
高，自动预充电选择和BS0 ， BS1的定义要预充电的银行。如果A 10是低时，自动
预充电被禁用。
在一个预充电命令周期， A10在配合使用BS0 ， BS1到控制哪些组（多个）
预充电。如果A10很高，所有银行都将被考虑BS的状态预充电。如果A10的低，
然后BS0与BS1用于哪家银行定义为预充电。
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
A0 - A11
输入
—
DQ0 - DQ15
输入 -
产量
—
DQM
LDQM
UDQM
输入
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。在
x16的产品， LDQM和UDQM控制下和上字节的I / O缓冲器，分别。在读
模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器等的输出使能。
高电平有效
DQM低导通输出缓冲器上DQM高将它们关闭。在写模式， DQM有延迟
零，并通过使要写入的输入数据，如果它是低，但作为一个字掩码块的写
如果操作DQM高。
—
—
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的噪声免疫力。
V
DD
, V
SS
V
DDQ
V
SSQ
供应
供应
版本1.1
10/01
3
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。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5SV16M4DT
NT5SV8M8DT
NT5SV4M16DT
64MB同步DRAM
订购信息
速度等级
组织
产品型号
时钟频率@ CAS延时
NT5SV16M4DT-6K
16M ×4
NT5SV16M4DT-7K
NT5SV16M4DT-7
NT5SV8M8DT-6K
8M ×8
NT5SV8M8DT-7K
NT5SV8M8DT-7
NT5SV4M16DT-6K
4M ×16
NT5SV4M16DT-7K
NT5SV4M16DT-7
166MHz@CL3
143MHz@CL3
143MHz@CL3
166MHz@CL3
143MHz@CL3
143MHz@CL3
166MHz@CL3
143MHz@CL3
143MHz@CL3
133MHz@CL2
133MHz@CL2
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133MHz@CL2
133MHz@CL2
100MHz@CL2
133MHz@CL2
133MHz@CL2
100MHz@CL2
PC133 ， PC100
3.3 V
400mil 54 -PIN
TSOP II
记
动力
供应
包
版本1.1
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NT5SV16M4DT
NT5SV8M8DT
NT5SV4M16DT
64MB同步DRAM
框图
CKE
CKE缓冲区
行解码器
列解码器
列解码器
行解码器
电池阵列
存储体0
电池阵列
存储体1
CLK
CLK缓冲器
感测放大器
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A11
BS0
BS1
A10
感测放大器
数据输入/输出缓冲器
DQM
列解码器
电池阵列
记忆库3
感测放大器
地址缓冲器（ 14 ）
控制信号
发电机
数据控制电路
DQ
0
DQ
X
刷新
计数器
COLUMN
地址
计数器
模式寄存器
列解码器
命令解码器
行解码器
行解码器
CS
RAS
CAS
WE
电池阵列
记忆银行2
感测放大器
单元阵列，每家银行，为的4Mb ×4 DQ ： 4096行×1024中校×4 DQ （ DQ0 - DQ3 ） 。
单元阵列，每家银行，为的2Mb ×8 DQ ： 4096行×512山口×8 DQ （ DQ0 - DQ7 ）
.
单元阵列，每家银行，为的1Mb ×16 DQ ： 4096行×256山口×16 DQ （ DQ0 - DQ15 ） 。
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