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NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
特点
CAS延迟和频率
CAS延迟
2
2.5
最大工作频率(MHz ) *
DDR333 ( -6 )
DDR300 ( -66 )
133
133
166
150
双数据速率的架构:每两次数据传输
时钟周期
双向数据选通( DQS)发送和
与数据接收,以便在在捕获数据被用于
接收器
DQS是边沿对齐的数据进行读取和为中心 -
与写入的数据一致
差分时钟输入( CK和CK )
四个内部银行的并发操作
数据掩模(DM)写入数据
DLL对齐DQ和DQS转换与CK过渡。
进入每个积极的CK边缘的命令;数据和
数据掩码参考DQS的两个边缘
突发长度:2, 4或8个
CAS延迟: 2 , 2.5
自动预充电选项,每个突发访问
自动刷新和自刷新模式
7.8μs最大平均周期刷新间隔
2.5V ( SSTL_2兼容)I / O
V
DDQ
= 2.5V
±
0.2V
V
DD
= 2.5V
±
0.2V
封装: 66pin TSOP - II / 60球0.8mmx1.0mm间距
CSP 。
描述
256MB的DDR SDRAM是高速CMOS动态
随机存取存储器包含268435456位。这是
在内部配置为四银行DRAM 。
256MB的DDR SDRAM采用双数据速率architec-
TURE以实现高速操作。双倍数据速率
体系结构本质上是一个
2n
预取架构,具有
接口设计,传输每个时钟周期两个数据字
在I / O引脚。对于256MB的单个读或写访问
DDR SDRAM有效地由一个单一的
2n-bit
广一
在内部DRAM芯和两个时钟周期的数据传输
对应的n比特宽的二分之一时钟周期的数据传输
在I / O引脚。
双向数据选通( DQS )是外部发送。
与数据一起,用于在接收器中的数据采集应用。 DQS
由DDR SDRAM中读取频闪发射
并通过在写入内存控制器。 DQS是边沿
与读取数据对齐和居中对齐与数据
写道。
256MB的DDR SDRAM的差分时钟运行
( CK和CK , CK的交叉变高和CK去
LOW被称为CK的上升沿) 。命令
(地址和控制信号)被注册在每一个正
CK的边缘。输入数据被登记在DQS的两个边缘,
和输出数据被引用到的DQS的两个边缘,以及
作为对照的两个边缘。
读取和写入访问到DDR SDRAM是迸发ori-
ented ;存取开始在一个选定的位置,并继续进行
在编程位置的设定的号码
序列。访问开始与Active注册
命令,然后接着是读或写的COM
命令。地址位注册与激活
命令用于选择银行和行是
访问。地址位注册暗合了
读或写命令用于选择银行和
开始为突发访问列位置。
在DDR SDRAM提供了可编程的读或写
2 ,4或8的位置突发长度。在自动预充电功能
灰可经启用以提供一个自定时行预充电
即开始在脉冲串存取的结束。
与标准的SDRAM ,流水线,多组architec-
DDR SDRAM芯片的TURE允许并发操作,
从而通过隐藏行提供高带宽的有效预
充电及激活时间。
自动刷新模式以及一个省电设置
掉电模式。所有输入均与JEDEC兼容
标准SSTL_2 。所有输出SSTL_2 , II类的COM
兼容。
初步
10/01
1
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格,恕不另行通知。
NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
引脚配置 - 400mil TSOP II
V
DD
NC
V
DDQ
NC
DQ0
V
SSQ
NC
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V
DDQ
NC
DQ1
V
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DDQ
NC
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DD
NU
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WE
CAS
RAS
CS
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A10/AP
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的DQ
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DM *
CK
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A9
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的DQ
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DM *
CK
CK
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NC
A12
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A8
A7
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V
SS
66引脚塑料TSOP -II 400mil
32MB ×8
NT5DS32M8AT
64MB ×4
NT5DS64M4AT
列地址表
组织
64MB ×4
32MB ×8
列地址
A0-A9, A11
A0-A9
* DM被内部匹配DQ和DQS相同
.
初步
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2
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NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
引脚配置 - 60球0.8mmx1.0mm间距CSP封装
<Top查看>
看穿包球。
64 X 4
1
VSSQ
NC
NC
NC
NC
VREF
2
NC
VDDQ
VSSQ
VDDQ
VSSQ
VSS
CLK
A12
A11
A8
A6
A4
3
VSS
DQ3
NC
DQ2
的DQ
DQM
CLK
CKE
A9
A7
A5
VSS
A
B
C
D
E
F
G
H
J
K
L
M
7
VDD
DQ0
NC
DQ1
QFC
NC
WE
RAS
BA1
A0
A2
VDD
8
NC
VSSQ
VDDQ
VSSQ
VDDQ
VDD
CAS
CS
BA0
A10/AP
A1
A3
9
VDDQ
NC
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32 X 8
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的DQ
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NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
输入/输出功能描述
符号
CK , CK
TYPE
输入
功能
时钟:
CK和CK是差分时钟输入。所有地址和控制输入信号进行采样
在CK和CK的下降沿的正沿的通道。输出(读出)的数据是参考
转制为CK和CK的交叉(交叉的两个方向) 。
时钟使能:
CKE高激活,并且CKE低停用,内部时钟信号和设备
输入缓冲器和输出驱动器。以CKE低提供预充电掉电和自
刷新操作(所有银行闲置) ,或Active掉电(行活动在任何一家银行) 。 CKE是同步
异步的对断电的入口和出口,以及用于自刷新进入。 CKE是异步的自我
刷新退出。 CKE必须保持在整个读取和写入访问高。输入缓冲器,
不包括CK , CK和CKE是在断电期间禁用。输入缓冲器,除CKE ,是
在自刷新无效。该标准引脚包括一个CKE引脚。可选引脚可能
包括在不同的针CKE1 ,除了CKE0 ,便于独立功率降低控制
堆叠设备。
片选:
当CS为高注册的所有命令被屏蔽。 CS提供了外部
在与多家银行系统,银行的选择。 CS被认为是命令代码的一部分。该
标准引脚包括一个CS引脚。可选的管脚可能包括CS1上的不同销,在
除了CS0,以允许在堆叠装置上或下层的选择。
输入命令:
RAS , CAS和WE (连同CS )被定义输入的命令。
输入数据掩码:
DM为输入掩码信号为写入数据。当DM是输入数据被屏蔽
在写访问的高采样暗合了输入数据。 DM进行采样两边
的DQS 。虽然DM引脚的输入而已, DM负载相匹配的DQ和DQS装载。能很好地协同
荷兰国际集团一读, DM可驱动高,低或浮动。
银行地址输入:
BA0和BA1确定哪个银行的积极,读,写或预充电
命令被应用。 BA0和BA1还确定了模式寄存器和扩展模式
注册是在一个MRS或EMRS周期进行访问。
地址输入:
提供行地址为有效命令,并且列地址和
自动预充电位为读/写命令,以便在选择一个位置从存储器阵列的
各银行。一个预充电命令中的A10进行采样,以确定是否预
收费适用于一家银行( A10低)或所有银行( A10高点) 。如果只有一个存储体是被预充电,
该行被选中BA0 , BA1 。地址输入时也一个模式提供了操作码
寄存器设置命令。
数据输入/输出:
数据总线。
数据选通:
输出读取数据,输入与写入数据。边沿对齐的读数据,中心
在写入数据。用于捕获写数据。
无连接:
无内部电气连接是否存在。
电连接是否存在。不应在组装第二级连接。
供应
供应
供应
供应
供应
DQ电源:
2.5V
±
0.2V.
DQ地面
电源:
2.5V
±
0.2V.
SSTL_2参考电压:
(V
DDQ
/ 2)
±
1%.
CKE , CKE0 , CKE1
输入
CS , CS0 , CS1
输入
RAS , CAS , WE
输入
DM
输入
BA0 , BA1
输入
A0 - A12
输入
DQ
的DQ
NC
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REF
输入/输出
输入/输出
初步
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NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
订购信息
产品型号
NT5DS64M4AT-6
NT5DS32M8AT-6
NT5DS64M4AT-66
NT5DS32M8AT-66
NT5DS64M4AW-6
NT5DS32M8AW-6
NT5DS64M4AW-66
NT5DS32M8AW-66
组织。
x4
2.5
x8
66针TSOP -II
x4
2.5
x8
x4
2.5
x8
60球CSP
x4
2.5
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150
2
133
DDR300
166
2
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DDR333
150
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DDR300
166
2
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DDR333
CAS
潜伏期
时钟
(兆赫)
CAS
潜伏期
时钟
(兆赫)
速度
初步
10/01
5
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NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
特点
CAS延迟和频率
CAS延迟
2
2.5
最大工作频率(MHz ) *
DDR333 ( -6 )
DDR300 ( -66 )
133
133
166
150
双数据速率的架构:每两次数据传输
时钟周期
双向数据选通( DQS)发送和
与数据接收,以便在在捕获数据被用于
接收器
DQS是边沿对齐的数据进行读取和为中心 -
与写入的数据一致
差分时钟输入( CK和CK )
四个内部银行的并发操作
数据掩模(DM)写入数据
DLL对齐DQ和DQS转换与CK过渡。
进入每个积极的CK边缘的命令;数据和
数据掩码参考DQS的两个边缘
突发长度:2, 4或8个
CAS延迟: 2 , 2.5
自动预充电选项,每个突发访问
自动刷新和自刷新模式
7.8μs最大平均周期刷新间隔
2.5V ( SSTL_2兼容)I / O
V
DDQ
= 2.5V
±
0.2V
V
DD
= 2.5V
±
0.2V
封装: 66pin TSOP - II / 60球0.8mmx1.0mm间距
CSP 。
描述
256MB的DDR SDRAM是高速CMOS动态
随机存取存储器包含268435456位。这是
在内部配置为四银行DRAM 。
256MB的DDR SDRAM采用双数据速率architec-
TURE以实现高速操作。双倍数据速率
体系结构本质上是一个
2n
预取架构,具有
接口设计,传输每个时钟周期两个数据字
在I / O引脚。对于256MB的单个读或写访问
DDR SDRAM有效地由一个单一的
2n-bit
广一
在内部DRAM芯和两个时钟周期的数据传输
对应的n比特宽的二分之一时钟周期的数据传输
在I / O引脚。
双向数据选通( DQS )是外部发送。
与数据一起,用于在接收器中的数据采集应用。 DQS
由DDR SDRAM中读取频闪发射
并通过在写入内存控制器。 DQS是边沿
与读取数据对齐和居中对齐与数据
写道。
256MB的DDR SDRAM的差分时钟运行
( CK和CK , CK的交叉变高和CK去
LOW被称为CK的上升沿) 。命令
(地址和控制信号)被注册在每一个正
CK的边缘。输入数据被登记在DQS的两个边缘,
和输出数据被引用到的DQS的两个边缘,以及
作为对照的两个边缘。
读取和写入访问到DDR SDRAM是迸发ori-
ented ;存取开始在一个选定的位置,并继续进行
在编程位置的设定的号码
序列。访问开始与Active注册
命令,然后接着是读或写的COM
命令。地址位注册与激活
命令用于选择银行和行是
访问。地址位注册暗合了
读或写命令用于选择银行和
开始为突发访问列位置。
在DDR SDRAM提供了可编程的读或写
2 ,4或8的位置突发长度。在自动预充电功能
灰可经启用以提供一个自定时行预充电
即开始在脉冲串存取的结束。
与标准的SDRAM ,流水线,多组architec-
DDR SDRAM芯片的TURE允许并发操作,
从而通过隐藏行提供高带宽的有效预
充电及激活时间。
自动刷新模式以及一个省电设置
掉电模式。所有输入均与JEDEC兼容
标准SSTL_2 。所有输出SSTL_2 , II类的COM
兼容。
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。版权所有。
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NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
引脚配置 - 400mil TSOP II
V
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NC
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CK
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DM *
CK
CK
CKE
NC
A12
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V
SS
66引脚塑料TSOP -II 400mil
32MB ×8
NT5DS32M8AT
64MB ×4
NT5DS64M4AT
列地址表
组织
64MB ×4
32MB ×8
列地址
A0-A9, A11
A0-A9
* DM被内部匹配DQ和DQS相同
.
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NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
引脚配置 - 60球0.8mmx1.0mm间距CSP封装
<Top查看>
看穿包球。
64 X 4
1
VSSQ
NC
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2
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的DQ
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VSSQ
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的DQ
DQM
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A
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DQ1
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QFC
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VSSQ
VDDQ
VSSQ
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CS
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A10/AP
A1
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初步
10/01
3
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格,恕不另行通知。
NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256MB DDR333 / 300 SDRAM
输入/输出功能描述
符号
CK , CK
TYPE
输入
功能
时钟:
CK和CK是差分时钟输入。所有地址和控制输入信号进行采样
在CK和CK的下降沿的正沿的通道。输出(读出)的数据是参考
转制为CK和CK的交叉(交叉的两个方向) 。
时钟使能:
CKE高激活,并且CKE低停用,内部时钟信号和设备
输入缓冲器和输出驱动器。以CKE低提供预充电掉电和自
刷新操作(所有银行闲置) ,或Active掉电(行活动在任何一家银行) 。 CKE是同步
异步的对断电的入口和出口,以及用于自刷新进入。 CKE是异步的自我
刷新退出。 CKE必须保持在整个读取和写入访问高。输入缓冲器,
不包括CK , CK和CKE是在断电期间禁用。输入缓冲器,除CKE ,是
在自刷新无效。该标准引脚包括一个CKE引脚。可选引脚可能
包括在不同的针CKE1 ,除了CKE0 ,便于独立功率降低控制
堆叠设备。
片选:
当CS为高注册的所有命令被屏蔽。 CS提供了外部
在与多家银行系统,银行的选择。 CS被认为是命令代码的一部分。该
标准引脚包括一个CS引脚。可选的管脚可能包括CS1上的不同销,在
除了CS0,以允许在堆叠装置上或下层的选择。
输入命令:
RAS , CAS和WE (连同CS )被定义输入的命令。
输入数据掩码:
DM为输入掩码信号为写入数据。当DM是输入数据被屏蔽
在写访问的高采样暗合了输入数据。 DM进行采样两边
的DQS 。虽然DM引脚的输入而已, DM负载相匹配的DQ和DQS装载。能很好地协同
荷兰国际集团一读, DM可驱动高,低或浮动。
银行地址输入:
BA0和BA1确定哪个银行的积极,读,写或预充电
命令被应用。 BA0和BA1还确定了模式寄存器和扩展模式
注册是在一个MRS或EMRS周期进行访问。
地址输入:
提供行地址为有效命令,并且列地址和
自动预充电位为读/写命令,以便在选择一个位置从存储器阵列的
各银行。一个预充电命令中的A10进行采样,以确定是否预
收费适用于一家银行( A10低)或所有银行( A10高点) 。如果只有一个存储体是被预充电,
该行被选中BA0 , BA1 。地址输入时也一个模式提供了操作码
寄存器设置命令。
数据输入/输出:
数据总线。
数据选通:
输出读取数据,输入与写入数据。边沿对齐的读数据,中心
在写入数据。用于捕获写数据。
无连接:
无内部电气连接是否存在。
电连接是否存在。不应在组装第二级连接。
供应
供应
供应
供应
供应
DQ电源:
2.5V
±
0.2V.
DQ地面
电源:
2.5V
±
0.2V.
SSTL_2参考电压:
(V
DDQ
/ 2)
±
1%.
CKE , CKE0 , CKE1
输入
CS , CS0 , CS1
输入
RAS , CAS , WE
输入
DM
输入
BA0 , BA1
输入
A0 - A12
输入
DQ
的DQ
NC
NU
V
DDQ
V
SSQ
V
DD
V
SS
V
REF
输入/输出
输入/输出
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NT5DS64M4AW-66
NT5DS32M8AW-66
组织。
x4
2.5
x8
66针TSOP -II
x4
2.5
x8
x4
2.5
x8
60球CSP
x4
2.5
x8
150
2
133
DDR300
166
2
133
DDR333
150
2
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DDR300
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2
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DDR333
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