纳安解决方案公司
1982年Zanker路，圣何塞，加利福尼亚95112
电话： 408-573-8878 ，传真： 408-573-8877
www.nanoamp.com
NT5DS4M32EG
超前信息
1M × 32位× 4银行双数据速率同步RAM
用双向数据选通和DLL
总体概述
该NT5DS4M32EG是134217728位的双倍数据速率同步动态RAM组织为4× 1,048,576
位32个I / O 。有数据选通同步功能，让极高的性能高达400Mbps /引脚。 I / O
交易可能在时钟的两个边沿。工作频率，可编程突发长度范围
可编程延迟允许该设备可用于各种高性能存储系统的应用是有用的。
特点
VDD = 2.5V ±5％， VDDQ = 2.5V ± 5％的
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
在数据选通的两个边缘数据的I / O事务
4 DQS （ 1 DQS /字节）
DLL对齐DQ和DQS交易，带有时钟
交易
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
144球FBGA封装
最大时钟频率高达200MHz
最大数据传输速率高达400Mbps /针
-CAS延迟2,3 （时钟）
-Burst长度（2 ，4，8和全页）
-Burst类型（顺序&交错）
全页突发长度顺序突发类型
只
全页突发的起始地址应该是偶数
除了数据& DM所有输入进行采样，利培
系统时钟的边沿
差分时钟输入（ CK & / CK ）
订购信息
产品型号
包
操作
温度
MAX 。频率
CL = 3
200MHz
144-Balls
绿色的FBGA
0 - 70 °C
200MHz
166MHz
CL = 2
111MHz
-
-
最大数据
率
400Mbps/pin
400Mbps/pin
333Mbps/pin
接口
NT5DS4M32EG-5G
NT5DS4M32EG-5
NT5DS4M32EG-6
SSTL_2
文件号14-02-045版本A ECN 01-1118
此设备的规格如有变更，恕不另行通知。对于最新的文档，请参见http://www.nanoamp.com 。
1
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图1 ：引脚配置（俯视图）
NT5DS4M32EG
超前信息
1
A
B
C
D
E
F
G
H
J
K
L
M
DQS0
DQ4
DQ6
DQ7
DQ17
DQ19
DQS2
DQ21
DQ22
/ CAS
/ RAS
/ CS
2
DM0
VDDQ
DQ5
VDDQ
DQ16
DQ18
DM2
DQ20
DQ23
/ WE
NC
NC
3
VSSQ
NC
VSSQ
VDD
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDD
NC
BA0
4
DQ3
VDDQ
VSSQ
VSS
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS
BA1
A0
5
DQ2
DQ1
VSSQ
VSSQ
VSS
热
VSS
热
VSS
热
VSS
热
VSS
A10
A2
A1
6
DQ0
VDDQ
VDD
VSS
VSS
热
VSS
热
VSS
热
VSS
热
VSS
VDD
A11
A3
7
DQ31
VDDQ
VDD
VSS
VSS
热
VSS
热
VSS
热
VSS
热
VSS
VDD
A9
A4
8
DQ29
DQ30
VSSQ
VSSQ
VSS
热
VSS
热
VSS
热
VSS
热
VSS
RFU1
A5
A6
9
DQ28
VDDQ
VSSQ
VSS
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS
RFU2
A7
10
VSSQ
NC
VSSQ
VDD
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDD
CK
A8/AP
11
DM3
VDDQ
DQ26
VDDQ
DQ15
DQ13
DM1
DQ11
DQ9
NC
/ CK
CKE
12
DQS3
DQ27
DQ25
DQ24
DQ14
DQ12
DQS1
DQ10
DQ8
NC
MCL
VREF
注意：
1. RFU1保留供A12
2. RFU2保留用于BA2
3. VSS热球是可选的
表1 ：引脚说明
CK ， / CK
CKE
/ CS
/ RAS
/ CAS
/ WE
的DQ
DM
俄罗斯足协
差分时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
数据选通
数据屏蔽
留作将来使用
BA
0
， BA
1
A
0
~ A
11
DQ0 DQ31
V
DD
V
SS
V
DDQ
V
SSQ
MCL
银行选择地址
地址输入
数据输入/输出
动力
地
电源DQ的
地面DQ的
NC
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NT5DS4M32EG
超前信息
表2 ：输入/输出功能描述
符号
CK ， / CK
#
TYPE
输入
功能
差分系统时钟输入。
所有的输入被采样在时钟的除外DQ的上升沿
并且被采样的DQS的两个边缘的DM的。
CKE高激活和CKE低停用内部时钟，输入缓冲器
器和输出驱动器。通过停用时钟， CKE低表示
掉电模式和自刷新模式。
/ CS允许（注册低）和禁用（注册高级）命令
解码器。当/ CS注册高，新命令将被忽略，但
以前的操作继续进行。
锁存行地址与/ RAS的CK的正边沿
低。让行存取&预充电。
锁存器地址栏上用/ CK的正边沿
CAS低。启用列的访问。
允许写操作和行预充电。锁存数据从/开始
CAS ， / WE活跃。
数据输入和输出都与DQS的两个边缘同步。
DQS0的DQ0 DQ7 ， DQS1的DQ8 DQ15 ， DQS2的DQ16 DQ23 ，
DQS3的DQ24 DQ31
数据掩码。数据在通过DM延迟= 0时，屏蔽DM是高
突发写入。 DM0的DQ0 DQ7 ， DM1的DQ8 DQ15 ， DM2的DQ16
DQ23 ， DM3的DQ24 DQ31 。
数据输入和输出复用在相同的针。
选择哪个银行是有活性。
行，列地址复用相同的引脚。行地址：
RA0 RA11 ，列地址： CA0 CA7 。列地址CA8使用
自动预充电。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
改进
抗干扰能力。
参考电压输入端，用于SSTL接口。
该引脚建议留“无连接”的设备上。
没有内部连接
CKE
输入
/ CS
/ RAS
/ CAS
/ WE
的DQ
0
DQS
3
输入
输入
输入
输入
INPUT，OUTPUT
DM
0
· DM
3
DQ
0
？ DQ
31
BA
0
BA
1
A
0
~ A
11
V
DD
, V
SS
V
DDQ
, V
SSQ
V
REF
NC / RFU
MCL
输入
INPUT，OUTPUT
输入
输入
电源
电源
电源
无连接/
保留为将来
利用
必须连接低
＃ ：用于差分时钟的定时基准点是CK和/ CK的交叉点。
对于使用单端时钟的任何应用程序，适用于VREF / CK引脚。
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NT5DS4M32EG
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图2 ：功能框图（为1Mbit ×32的I / O ×4行）
32
输入缓冲器
LWE
I / O控制
CK ， / CK
BANK SELECT
数据输入寄存器
串行到并行
64
LDMi
1M ×32
2位预取
输出缓冲器
SENSE AMP
刷新计数器
行缓冲区
1M ×32
1M ×32
1M ×32
行解码器
64
32
x32
DQI
CK ， / CK
地址寄存器
ADDR
列解码器
LRAS
LCBR
柱缓冲液
延迟&突发长度
频闪
将军
LCKE
LRAS
LCBR
LWE
编程注册
DLL
LCAS
LWCBR
LDMi
CK ， / CK
注册时间
CK ， / CK
CKE
/ CS
/ RAS
/ CAS
/ WE
DMI
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图3 ：简化的状态图
NT5DS4M32EG
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自
刷新
FS
RE
X
FS
RE
模式
注册
SET
太太
空闲
CK
CK
EH
REFA
一个反对派
刷新
EL
动力
下
CK
CK
EH
EL
一种CT
动力
下
ROW
一莫如
BS
T
写
WRITEA
REA DA
REA
写
写
WRITEA
WRITEA
写一个
PRE
REA
REA
REA DA
REA DA
REA D A
动力
一个pplied
动力
ON
PRE
PRE-
查RGE
PR
E
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E
PR
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