NT5DS32M4AT
NT5DS16M8AT
128MB双数据速率SDRAM
特点
CAS延迟和频率
最大工作频率（MHz ） *
DDR266A
DDR266B
DDR200
(-7K)
(-75B)
(-8B)
2
133
100
100
2.5
143
133
125
*值是标称值（精确吨
CK
应使用） 。
CAS延迟
双数据速率的架构：每两次数据传输
时钟周期
双向数据选通（ DQS）发送和
与数据接收，以便在在捕获数据被用于
接收器
DQS是边沿对齐的数据进行读取和为中心 -
与写入的数据一致
差分时钟输入（ CK和CK ）
四个内部银行的并发操作
数据掩模（DM）写入数据
DLL对齐DQ和DQS转换与CK转换，
也赞同QFC转变与CK在读周期
进入每个积极的CK边缘的命令;数据和
数据掩码参考DQS的两个边缘
突发长度：2， 4或8个
CAS延迟： 2 ， 2.5
自动预充电选项，每个突发访问
自动刷新和自刷新模式
值为15.6μs最大平均周期刷新
间隔
支持T
RAS
锁定功能
2.5V （ SSTL_2兼容）I / O
V
DDQ
= 2.5V
±
0.2V
V
DD
= 2.5V
±
0.2V
-7K部分支持PC2100模块。
-75B配件支持PC2100模块
-8B配件支持PC1600模块
描述
128MB的DDR SDRAM是高速CMOS动态
随机存取存储器包含134217728位。这是
在内部配置为四银行DRAM 。
128MB的DDR SDRAM采用双数据速率architec-
TURE以实现高速操作。双倍数据速率
体系结构本质上是一个
2n
预取架构，具有
接口设计，传输每个时钟周期两个数据字
在I / O引脚。对于128MB的单个读或写访问
DDR SDRAM有效地由一个单一的
2n-bit
广一
在内部DRAM芯和两个时钟周期的数据传输
对应的n比特宽的二分之一时钟周期的数据传输
在I / O引脚。
双向数据选通（ DQS ）是外部发送。
与数据一起，用于在接收器中的数据采集应用。 DQS
由DDR SDRAM中读取频闪发射
并通过在写入内存控制器。 DQS是边沿
与读取数据对齐和居中对齐与数据
写道。
128MB的DDR SDRAM的差分时钟运行
（ CK和CK ， CK的交叉变高和CK去
LOW被称为CK的上升沿） 。命令
（地址和控制信号）被注册在每一个正
CK的边缘。输入数据被登记在DQS的两个边缘，
和输出数据被引用到的DQS的两个边缘，以及
作为对照的两个边缘。
读取和写入访问到DDR SDRAM是迸发ori-
ented ;存取开始在一个选定的位置，并继续进行
在编程位置的设定的号码
序列。访问开始与Active注册
命令，然后接着是读或写的COM
命令。地址位注册与激活
命令用于选择银行和行是
访问。地址位注册暗合了
读或写命令用于选择银行和
开始为突发访问列位置。
在DDR SDRAM提供了可编程的读或写
2 ，4或8的位置突发长度。在自动预充电功能
灰可经启用以提供一个自定时行预充电
即开始在脉冲串存取的结束。
与标准的SDRAM ，流水线，多组architec-
DDR SDRAM芯片的TURE允许并发操作，
从而通过隐藏行提供高带宽的有效预
充电及激活时间。
自动刷新模式以及一个省电设置
掉电模式。所有输入均与JEDEC兼容
标准SSTL_2 。所有输出SSTL_2 ， II类的COM
兼容。
注意：所描述的功能和定时specifi-
包含在此数据表阳离子的DLL
启用的操作模式。
1.0版
， 2001年5月
1
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5DS32M4AT
NT5DS16M8AT
128MB双数据速率SDRAM
引脚配置 - 128Mb的DDR SDRAM （ X4 / X8 ）
V
D D
NC
V
DDQ
NC
DQ0
V
SSQ
NC
NC
V
DDQ
NC
DQ1
V
SSQ
NC
NC
V
DDQ
NC
NC
V
D D
DNU ， QFC +
NC
WE
CAS
RAS
CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
V
DD
DQ0
V
DDQ
NC
DQ1
V
SSQ
NC
DQ2
V
DDQ
NC
DQ3
V
SSQ
NC
NC
V
DDQ
NC
NC
V
DD
DNU ， QFC +
NC
WE
CAS
RAS
CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
V
SS
DQ7
V
SSQ
NC
DQ6
V
DDQ
NC
DQ5
V
SSQ
NC
DQ4
V
DDQ
NC
NC
V
SSQ
的DQ
NC
V
REF
V
SS
DM *
CK
CK
CKE
NC
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
NC
V
SSQ
NC
DQ3
V
DDQ
NC
NC
V
SSQ
NC
DQ2
V
DDQ
NC
NC
V
SSQ
的DQ
NC
V
REF
V
SS
DM *
CK
CK
CKE
NC
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
66引脚塑料TSOP -II 400mil
16MB ×8
NT5DS16M8AT
32MB ×4
NT5DS32M4AT
列地址表
组织
32MB ×4
16MB ×8
列地址
A0-A9, A11
A0-A9
* DM被内部匹配DQ和DQS相同。
+ QFC是一项可选功能，必须通过P / N订货时指定的设备。
1.0版
， 2001年5月
2
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5DS32M4AT
NT5DS16M8AT
128MB双数据速率SDRAM
输入/输出功能描述
符号
CK ， CK
TYPE
输入
功能
时钟：
CK和CK是差分时钟输入。所有地址和控制输入信号进行采样
在CK和CK的下降沿的正沿的通道。输出（读出）的数据是参考
转制为CK和CK的交叉（交叉的两个方向） 。
时钟使能：
CKE高激活，并且CKE低停用，内部时钟信号和设备
输入缓冲器和输出驱动器。以CKE低提供预充电掉电和自
刷新操作（所有银行闲置） ，或Active掉电（行活动在任何一家银行） 。 CKE是同步
异步的对断电的入口和出口，以及用于自刷新进入。 CKE是异步的自我
刷新退出。 CKE必须保持在整个读取和写入访问高。输入缓冲器，
不包括CK ， CK和CKE是在断电期间禁用。输入缓冲器，除CKE ，是
在自刷新无效。
片选：
当CS为高注册的所有命令被屏蔽。 CS提供了外部
在与多家银行系统，银行的选择。 CS被认为是命令代码的一部分。
输入命令：
RAS ， CAS和WE （连同CS ）被定义输入的命令。
输入数据掩码：
DM为输入掩码信号为写入数据。当DM是输入数据被屏蔽
在写访问的高采样暗合了输入数据。 DM进行采样两边
的DQS 。虽然DM引脚的输入而已， DM加载的DQ和DQS loading.Dur-匹配
荷兰国际集团一读， DM可驱动高，低或浮动。
银行地址输入：
BA0和BA1确定哪个银行的积极，读，写或预充电
命令被应用。 BA0和BA1还确定了模式寄存器和扩展模式
注册是在一个MRS或EMRS周期进行访问。
地址输入：
提供行地址为有效命令，并且列地址和
自动预充电位为读/写命令，以便在选择一个位置从存储器阵列的
各银行。一个预充电命令中的A10进行采样，以确定是否预
收费适用于一家银行（ A10低）或所有银行（ A10高点） 。如果只有一个存储体是被预充电，
该行被选中BA0 ， BA1 。地址输入时也一个模式提供了操作码
寄存器设置命令。
数据输入/输出：
数据总线。
数据选通：
输出读取数据，输入与写入数据。边沿对齐的读数据，中心
在写入数据。用于捕获写数据。
FET控制
：可选。在每次读写访问输出。它是为控制间隔离
化交换机上的模块。开漏输出。上拉电阻连接到V
DDQ
必须提供
在组件的第二电平。
无连接：
无内部电气连接是否存在。
电连接是否存在。不应在组装第二级连接。
供应
供应
供应
供应
供应
DQ电源：
2.5V
±
0.2V.
DQ地面
电源：
2.5V
±
0.2V.
地
SSTL_2参考电压：
(V
DDQ
/ 2)
±
1%.
CKE
输入
CS
RAS ， CAS ， WE
输入
输入
DM
输入
BA0 ， BA1
输入
A0 - A11
输入
DQ
的DQ
输入/输出
输入/输出
QFC
NC
DNU
V
DDQ
V
SSQ
V
DD
V
SS
V
REF
产量
1.0版
， 2001年5月
3
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5DS32M4AT
NT5DS16M8AT
128MB双数据速率SDRAM
订购信息
产品型号
NT5DS32M4AT-7K
143
NT5DS16M8AT-7K
NT5DS32M4AT-75B
2.5
NT5DS16M8AT-75B
NT5DS32M4AT-8B
125
NT5DS16M8AT-8B
100
DDR200
x8
133
2
100
DDR266B
x8
x4
133
DDR266A
x8
x4
66针TSOP -II
CAS
潜伏期
时钟
（兆赫）
CAS
潜伏期
时钟
（兆赫）
速度
组织。
x4
包
注：目前，有没有计划支持的DDR SDRAM与QFC功能。所有参考QFC的信息。
1.0版
， 2001年5月
4
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
NT5DS32M4AT
NT5DS16M8AT
128MB双数据速率SDRAM
框图（32 MB ×4 ）
控制逻辑
CKEN
CK
CK
CSN
WE
CAS
RAS
QFC
发电机
命令
解码
DRVR
QFC
（可选）
Bank1
行地址MUX
Bank0
行地址锁存器
＆放大器;解码器
Bank2
Bank3
CLK
DLL
模式
注册
12
4096
刷新计数器12
4
4
MUX
4
的DQ
发电机
数据
感测放大器
8192
银行控制逻辑
8
1
的DQ
1
接收机
DQ0-DQ3,
DM
的DQ
地址寄存器
COLO
I / O选通
DM面膜逻辑
1024
(x8)
COLUMN
解码器
10
8
8
写
FIFO
＆放大器;
DRIVERS
CLK CLK
OUT IN
CLK
COLO
1
A0-A11,
BA0 ， BA1
2
14
输入
注册
面膜1
1
2
8
数据
COLO
1
4
4
1
4
4
2
4
11
列地址
计数器/锁存器
1
注意：
这个功能框图是为了便于操作的用户的理解
该设备;它并不代表实际的电路实现。
注意：
糖尿病是一种单向的信号（仅输入），但在内部装入以匹配bidi-的负载
rectional DQ和DQS信号。
1.0版
， 2001年5月
5
南亚科技股份有限公司
。版权所有。
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
DRIVERS
12
读锁存
Bank0
内存
ARRAY
(4096 x 1024 x 8)
QQ：2881677436 复制
