NT512D64S8HB1G / NT512D64S8HB1GY / NT512D64S8HB0G

NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G

NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

512MB ， 256MB和128MB

PC3200 ， PC2700和PC2100

无缓冲DDR DIMM

184针无缓冲DDR DIMM

基于DDR400 /二百六十六分之三百三十三256M位B模具设备

特点

184双列直插内存模块（DIMM ）

无缓冲DDR DIMM基于256M比特模B设备，

作为组织或者32Mbx8或16Mbx16

性能：

PC3200 PC2700 PC2100

速度排序

DIMM

CAS

潜伏期

f

CK

t

CK

时钟频率

时钟周期

5T

3

200

5

400

6K

2.5

166

6

333

75B

2.5

133

7.5

266

兆赫

ns

兆赫

单位

DRAM DLL对齐DQ和DQS转换时钟转换

地址和控制信号完全同步，以积极的

时钟边沿

可编程操作：

- DIMM

CAS

延迟：2， 2.5 ， 3

- 突发类型：顺序或交织

- 突发长度： 2 ， 4 ， 8

- 操作：突发读取和写入

自动刷新（ CBR）和自刷新模式

自动和控制预充电命令

7.8

s

马克斯。平均周期刷新间隔

串行存在检测EEPROM

镀金触点

SDRAM芯片被封装在TSOP封装

“绿色”包装 - 无铅

f

DQ

DQ突发频率

预期的133 ， 166和200 MHz的应用

输入和输出SSTL- 2兼容

V

DD

= V

DDQ

= 2.5V ± 0.2V （ 2.6V ± 0.1V的PC3200 ）

SDRAM的有4个内部银行的并发操作

差分时钟输入

数据读取或写入两个时钟边沿

描述

NT512D64S8HB0G ， NT512D64S8HB1G ， NT512D64S8HB1GY ， NT512D72S8PB0G ， NT256D64SH88B0G ， NT256D64SH88B1G ，

NT256D64SH88B1GY ， NT256D72S89B0G和NT128D64SH4B1G是无缓冲的184针双数据速率（ DDR ）同步DRAM

双列直插式内存模块（ DIMM ） 。 NT512D64S8HB1GY和NT256D64SH88B1GY使用无铅工艺包装的。

NT512D64S8HB0G ， NT512D64S8HB1G和NT512D64S8HB1GY使用16 32Mx8组织为双512MB的行列模块

TSOP设备。 NT512D72S8PB0G具有ECC和组织为使用18 32Mx8 TSOP设备双行列。 NT256D64SH88B0G ，

NT256D64SH88B1G和NT256D64SH88B1GY组织为使用八个32Mx8 TSOP设备单列256MB模块。

NT256D72S89B0G具有ECC和组织为采用九32Mx8 TSOP设备单列。 NT128D64SH4B1G是128MB的模块，

组织为使用四个16Mx16 TSOP设备单列。

根据不同的速度等级，这些DIMM旨在用于操作高达200 MHz的时钟速度，实现应用

高达400 MHz的高速数据传输速率。之前的任何访问操作，则设备

CAS

等待时间和脉冲串的类型/长度/操作

类型必须编入DIMM通过模式寄存器设置循环地址输入和I / O输入BA0和BA1 。

在DIMM使用一个串行EEPROM ，并通过使用一个标准的IIC协议的串行存在检测执行器（SPD ）的可

访问。前128个字节的SPD数据与模块编程特性由JEDEC定义。

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NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

订购信息

产品型号

NT512D72S8PB0G-5T

组织

速度

动力

LEADS

64Mx72

NT512D64S8HB1G-5T

64Mx64

NT512D64S8HB1GY-5T

（无铅）

NT256D72S890G-5T

PC3200为200MHz （为5ns @ CL = 3 ）

32Mx72

DDR400

3-3-3

166MHz的（ 6ns的@ CL = 2.5 ）

2.6V

NT256D64S88B1G-5T

32Mx64

NT256D64S88B1GY-5T

（无铅）

NT128D64SH4B1G-5T

16Mx64

NT512D64S8HB1G-6K

64Mx64

NT512D64S8HB1GY-6K

（无铅）

NT256D64S88B1GY-6K

（无铅）

32Mx64

NT256D64S88B0G-6K

2.5V

NT128D64SH4B1G-6K

16Mx64

PC2700 166MHz的（为6ns @ CL = 2.5 ）

DDR333

2.5-3-3为133MHz （ 7.5ns @ CL = 2 ）

金

NT512D64S8HB0G-75B

64Mx64

PC2100为133MHz （ 7.5ns @ CL = 2.5 ）

32Mx64

DDR266B

2.5-3-3为100MHz （ 10ns的@ CL = 2 ）

NT256D64S88B0G-75B

NT128D64SH4B1G-75B

16Mx64

对于最近的销售办事处或信息，请访问：

www.nanya.com

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华亚科技园区669

复兴三路，龟山，

桃园， 333 ，台湾，中华民国

电话： + 886-3-328-1688

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无缓冲DDR DIMM

引脚说明

CK0 ， CK1 ， CK2 ，

CK0 ， CK1 ， CK2

CKE0 ， CKE1

RAS

CAS

WE

S0, S1

A0-A9, A11, A12

A10/AP

BA0 ， BA1

V

REF

V

DDID

差分时钟输入。

时钟使能

行地址选通

列地址选通

写使能

芯片选择

地址输入

地址输入/自动预充电

SDRAM行地址输入

参考文献。电压SSTL_2输入

V

DD

识别标志。

DQ0-DQ63

DQS0-DQS7

DM0-DM7

V

DD

V

DDQ

V

SS

NC

SCL

SDA

SA0-2

V

DDSPD

数据输入/输出

双向数据选通信号

输入数据屏蔽

动力

电源电压的DQ

地

无连接

串行存在检测时钟输入

串行存在检测数据输入/输出

串行存在检测地址输入

串行EEPROM正电源

引脚

针

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

前

V

REF

DQ0

V

SS

DQ1

DQS0

DQ2

V

DD

DQ3

NC

NC

V

SS

DQ8

DQ9

DQS1

V

DDQ

CK1

CK1

V

SS

DQ10

DQ11

CKE0

V

DDQ

DQ16

DQ17

DQS2

V

SS

A9

DQ18

A7

V

DDQ

DQ19

针

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

121

122

123

后

V

SS

DQ4

DQ5

V

DDQ

DM0/DQS9

DQ6

DQ7

V

SS

NC

NC

NC

V

DDQ

DQ12

DQ13

DM1/DQS10

V

DD

DQ14

DQ15

CKE1

V

DDQ

NC

DQ20

A12

V

SS

DQ21

A11

DM2/DQS11

V

DD

DQ22

A8

DQ23

针

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

关键

53

54

55

56

57

58

59

60

61

DQ32

V

DDQ

DQ33

DQS4

DQ34

V

SS

BA0

DQ35

DQ40

前

A5

DQ24

V

SS

DQ25

DQS3

A4

V

DD

DQ26

DQ27

A2

V

SS

A1

NC

NC

V

DD

NC

A0

NC

V

SS

NC

BA1

针

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

关键

145

146

147

148

149

150

151

152

153

V

SS

DQ36

DQ37

V

DD

DM4/DQS13

DQ38

DQ39

V

SS

DQ44

后

V

SS

A6

DQ28

DQ29

V

DDQ

DM3/DQS12

A3

DQ30

V

SS

DQ31

NC

NC

V

DDQ

CK0

CK0

V

SS

NC

A10

NC

V

DDQ

NC

针

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

91

92

前

V

DDQ

WE

DQ41

CAS

V

SS

DQS5

DQ42

DQ43

V

DD

NC

DQ48

DQ49

V

SS

CK2

CK2

V

DDQ

DQS6

DQ50

DQ51

V

SS

V

DDID

DQ56

DQ57

V

DD

DQS7

DQ58

DQ59

V

SS

WP

SDA

SCL

针

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

181

182

183

184

后

RAS

DQ45

V

DDQ

S0

S1

DM5/DQS14

V

SS

DQ46

DQ47

NC

V

DDQ

DQ52

DQ53

NC

V

DD

DM6/DQS15

DQ54

DQ55

V

DDQ

NC

DQ60

DQ61

V

SS

DM7/DQS16

DQ62

DQ63

V

DDQ

SA0

SA1

SA2

V

DDSPD

注：所有的引脚分配是所有8个字节的无缓冲的版本是一致的。

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NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

输入/输出功能描述

符号

CK0 ， CK1 ， CK2 ，

CK0 ， CK1 ， CK2

（ SSTL ）

TYPE

极性

交

点

活跃

高

功能

系统时钟输入。所有的地址和命令行进行采样上的交叉点

CK的上升沿和CK的下降沿。延迟锁定环（DLL ）电路驱动

从时钟输入和输出定时的读操作是同步于输入

时钟。

激活DDR SDRAM的CK信号时高，停用时， CK信号为低电平。

通过取消激活时钟， CKE低启动省电模式或自刷新

模式。

使相关的DDR SDRAM命令解码器时低，禁用

S0, S1

（ SSTL ）

活跃

低

活跃

低

命令解码器高时。当指令译码器被禁用，新的命令

忽略，但以前的行动仍在继续。物理Bank 0被选中S0 ;银行1

由S1选择。

RAS ， CAS ， WE

V

REF

V

DDQ

BA0 ， BA1

（ SSTL ）

供应

供应

（ SSTL ）

-

当在时钟的正上升沿采样，

RAS ， CAS ， WE

定义的操作

由SDRAM中执行。

参考电压为SSTL- 2投入

对于DDR SDRAM输出缓冲隔离电源，以提供更好的噪声

免疫

选择其中SDRAM银行是活跃的。

在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）时，

采样时钟的上升沿。

在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）

当在时钟上升沿采样。除了列地址， AP是用来

A0 - A9

A10/AP

A11, A12

（ SSTL ）

-

调用自动预充电操作在突发读或写周期的结束。如果AP处于高，

自动预充电选择和BA0 / BA1定义要预充电的银行。如果AP处于低电平，

自动预充电是禁用的。

在一个预充电命令周期， AP的结合使用BA0 / BA1来控制

哪家银行（县）预充电。如果AP是所有高4银行将不管预充电

BA0 / BA1的状态。如果AP处于低电平，则BA0 / BA1被用来定义哪些行进行预充电。

DQ0 - DQ63

DQS0 - DQS7 ，

DQS9 - DQS16

CB0 CB7

DM0 DM8

V

DD

, V

SS

SA0 - SA2

SDA

SCL

V

DDSPD

供应

（ SSTL ）

（ SSTL ）

（ SSTL ）

输入

供应

-

-

-

-

活跃

高

-

活跃

高

数据和校验位输入/输出引脚相同的方式进行操作的常规

DRAM的。

数据选通信号：输出与读取数据，输入与写入数据。边缘与读取数据对齐，

集中在写入数据。用于捕获写数据。

数据校验位输入/输出引脚。用于ECC模块，而不是在x64模块中使用。

数据写入掩模，与一个数据字节相关联。在写模式下， DM作为一个字节

通过使输入的数据写入，如果它是低，但块的写操作，如果它是高的掩模。

在读模式下， DM线没有任何效果。 DM8与校验位CB0 - CB7相关联，并且是

不使用在x64模块。

电源和接地的DDR SDRAM输入缓冲器和核心逻辑

地址输入。连接在V

DD

或V

SS

系统板上配置串行

设备检测EEPROM地址。

这个双向引脚用于将数据传送进入或离开该SPD EEPROM中的。电阻

必须连接从SDA总线到V DD以充当上拉。

这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可

通过SCL总线时间到V DD以充当上拉连接。

串行EEPROM正电源。

CKE0 ， CKE1

（ SSTL ）

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NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G

NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

功能框图

2点， 16个设备， 32Mx8的DDR SDRAM

S1

S0

DQS0

DM0/DQS9

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DM1/DQS10

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2/DQS11

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQS3

DM3/DQS12

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQS7

DM7/DQS16

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQS6

DM6/DQS15

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQS5

DM5/DQS14

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQS4

DM4/DQS13

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

D0

D8

D4

D12

D1

D9

D5

D13

D2

D10

D6

D14

D3

D11

D7

D15

BA0-BA1

A0-A13

RAS

CAS

CKE0

CKE1

WE

注意事项：

1.

2.

3.

4.

BA0 - BA1 ： SDRAM的D0 -D15

A0 - A13 ： SDRAM的D0 -D15

RAS

： SDRAM的D0 -D15

CAS

： SDRAM的D0 -D15

CKE ： SDRAM的D0 - D7

CKE ： SDRAM的D8 -D15

WE

： SDRAM的D0 -D15

V

DDSPD

V

DD

/V

DDQ

V

REF

V

SS

V

DDID

SPD

D0-D15

D0-D15

D0-D15

表带：见注4

串行PD

*时钟布线

时钟输入

SDRAM的

*CK0/CK0

4 SDRAM的

*CK1/CK1

6 SDRAM的

*CK2/CK2

6 SDRAM的

*每个时钟负载表线/

接线图

SCL

WP

A0

SA0

A1

SA1

A2

SA2

SDA

DQ到I / O接线被示为推荐，但也可以改变。

DQ / DQS / DM / CKE / S的关系必须保持，如图所示。

DQ ， DQS ， DM / DQS电阻： 22欧姆。

V

DDID

表带连接（存储设备V

DD

, V

DDQ

):

表带出来（开） ： V

DD

= V

DDQ

表带（V

SS

): V

DD

不等于V

DDQ

.

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NT512D64S8HB1G / NT512D64S8HB1GY / NT512D64S8HB0G

NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G

NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

512MB ， 256MB和128MB

PC3200 ， PC2700和PC2100

无缓冲DDR DIMM

184针无缓冲DDR DIMM

基于DDR400 /二百六十六分之三百三十三256M位B模具设备

特点

184双列直插内存模块（DIMM ）

无缓冲DDR DIMM基于256M比特模B设备，

作为组织或者32Mbx8或16Mbx16

性能：

PC3200 PC2700 PC2100

速度排序

DIMM

CAS

潜伏期

f

CK

t

CK

时钟频率

时钟周期

5T

3

200

5

400

6K

2.5

166

6

333

75B

2.5

133

7.5

266

兆赫

ns

兆赫

单位

DRAM DLL对齐DQ和DQS转换时钟转换

地址和控制信号完全同步，以积极的

时钟边沿

可编程操作：

- DIMM

CAS

延迟：2， 2.5 ， 3

- 突发类型：顺序或交织

- 突发长度： 2 ， 4 ， 8

- 操作：突发读取和写入

自动刷新（ CBR）和自刷新模式

自动和控制预充电命令

7.8

s

马克斯。平均周期刷新间隔

串行存在检测EEPROM

镀金触点

SDRAM芯片被封装在TSOP封装

“绿色”包装 - 无铅

f

DQ

DQ突发频率

预期的133 ， 166和200 MHz的应用

输入和输出SSTL- 2兼容

V

DD

= V

DDQ

= 2.5V ± 0.2V （ 2.6V ± 0.1V的PC3200 ）

SDRAM的有4个内部银行的并发操作

差分时钟输入

数据读取或写入两个时钟边沿

描述

NT512D64S8HB0G ， NT512D64S8HB1G ， NT512D64S8HB1GY ， NT512D72S8PB0G ， NT256D64SH88B0G ， NT256D64SH88B1G ，

NT256D64SH88B1GY ， NT256D72S89B0G和NT128D64SH4B1G是无缓冲的184针双数据速率（ DDR ）同步DRAM

双列直插式内存模块（ DIMM ） 。 NT512D64S8HB1GY和NT256D64SH88B1GY使用无铅工艺包装的。

NT512D64S8HB0G ， NT512D64S8HB1G和NT512D64S8HB1GY使用16 32Mx8组织为双512MB的行列模块

TSOP设备。 NT512D72S8PB0G具有ECC和组织为使用18 32Mx8 TSOP设备双行列。 NT256D64SH88B0G ，

NT256D64SH88B1G和NT256D64SH88B1GY组织为使用八个32Mx8 TSOP设备单列256MB模块。

NT256D72S89B0G具有ECC和组织为采用九32Mx8 TSOP设备单列。 NT128D64SH4B1G是128MB的模块，

组织为使用四个16Mx16 TSOP设备单列。

根据不同的速度等级，这些DIMM旨在用于操作高达200 MHz的时钟速度，实现应用

高达400 MHz的高速数据传输速率。之前的任何访问操作，则设备

CAS

等待时间和脉冲串的类型/长度/操作

类型必须编入DIMM通过模式寄存器设置循环地址输入和I / O输入BA0和BA1 。

在DIMM使用一个串行EEPROM ，并通过使用一个标准的IIC协议的串行存在检测执行器（SPD ）的可

访问。前128个字节的SPD数据与模块编程特性由JEDEC定义。

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NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

订购信息

产品型号

NT512D72S8PB0G-5T

组织

速度

动力

LEADS

64Mx72

NT512D64S8HB1G-5T

64Mx64

NT512D64S8HB1GY-5T

（无铅）

NT256D72S890G-5T

PC3200为200MHz （为5ns @ CL = 3 ）

32Mx72

DDR400

3-3-3

166MHz的（ 6ns的@ CL = 2.5 ）

2.6V

NT256D64S88B1G-5T

32Mx64

NT256D64S88B1GY-5T

（无铅）

NT128D64SH4B1G-5T

16Mx64

NT512D64S8HB1G-6K

64Mx64

NT512D64S8HB1GY-6K

（无铅）

NT256D64S88B1GY-6K

（无铅）

32Mx64

NT256D64S88B0G-6K

2.5V

NT128D64SH4B1G-6K

16Mx64

PC2700 166MHz的（为6ns @ CL = 2.5 ）

DDR333

2.5-3-3为133MHz （ 7.5ns @ CL = 2 ）

金

NT512D64S8HB0G-75B

64Mx64

PC2100为133MHz （ 7.5ns @ CL = 2.5 ）

32Mx64

DDR266B

2.5-3-3为100MHz （ 10ns的@ CL = 2 ）

NT256D64S88B0G-75B

NT128D64SH4B1G-75B

16Mx64

对于最近的销售办事处或信息，请访问：

www.nanya.com

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华亚科技园区669

复兴三路，龟山，

桃园， 333 ，台湾，中华民国

电话： + 886-3-328-1688

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NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

引脚说明

CK0 ， CK1 ， CK2 ，

CK0 ， CK1 ， CK2

CKE0 ， CKE1

RAS

CAS

WE

S0, S1

A0-A9, A11, A12

A10/AP

BA0 ， BA1

V

REF

V

DDID

差分时钟输入。

时钟使能

行地址选通

列地址选通

写使能

芯片选择

地址输入

地址输入/自动预充电

SDRAM行地址输入

参考文献。电压SSTL_2输入

V

DD

识别标志。

DQ0-DQ63

DQS0-DQS7

DM0-DM7

V

DD

V

DDQ

V

SS

NC

SCL

SDA

SA0-2

V

DDSPD

数据输入/输出

双向数据选通信号

输入数据屏蔽

动力

电源电压的DQ

地

无连接

串行存在检测时钟输入

串行存在检测数据输入/输出

串行存在检测地址输入

串行EEPROM正电源

引脚

针

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

前

V

REF

DQ0

V

SS

DQ1

DQS0

DQ2

V

DD

DQ3

NC

NC

V

SS

DQ8

DQ9

DQS1

V

DDQ

CK1

CK1

V

SS

DQ10

DQ11

CKE0

V

DDQ

DQ16

DQ17

DQS2

V

SS

A9

DQ18

A7

V

DDQ

DQ19

针

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

121

122

123

后

V

SS

DQ4

DQ5

V

DDQ

DM0/DQS9

DQ6

DQ7

V

SS

NC

NC

NC

V

DDQ

DQ12

DQ13

DM1/DQS10

V

DD

DQ14

DQ15

CKE1

V

DDQ

NC

DQ20

A12

V

SS

DQ21

A11

DM2/DQS11

V

DD

DQ22

A8

DQ23

针

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

关键

53

54

55

56

57

58

59

60

61

DQ32

V

DDQ

DQ33

DQS4

DQ34

V

SS

BA0

DQ35

DQ40

前

A5

DQ24

V

SS

DQ25

DQS3

A4

V

DD

DQ26

DQ27

A2

V

SS

A1

NC

NC

V

DD

NC

A0

NC

V

SS

NC

BA1

针

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

关键

145

146

147

148

149

150

151

152

153

V

SS

DQ36

DQ37

V

DD

DM4/DQS13

DQ38

DQ39

V

SS

DQ44

后

V

SS

A6

DQ28

DQ29

V

DDQ

DM3/DQS12

A3

DQ30

V

SS

DQ31

NC

NC

V

DDQ

CK0

CK0

V

SS

NC

A10

NC

V

DDQ

NC

针

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

91

92

前

V

DDQ

WE

DQ41

CAS

V

SS

DQS5

DQ42

DQ43

V

DD

NC

DQ48

DQ49

V

SS

CK2

CK2

V

DDQ

DQS6

DQ50

DQ51

V

SS

V

DDID

DQ56

DQ57

V

DD

DQS7

DQ58

DQ59

V

SS

WP

SDA

SCL

针

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

181

182

183

184

后

RAS

DQ45

V

DDQ

S0

S1

DM5/DQS14

V

SS

DQ46

DQ47

NC

V

DDQ

DQ52

DQ53

NC

V

DD

DM6/DQS15

DQ54

DQ55

V

DDQ

NC

DQ60

DQ61

V

SS

DM7/DQS16

DQ62

DQ63

V

DDQ

SA0

SA1

SA2

V

DDSPD

注：所有的引脚分配是所有8个字节的无缓冲的版本是一致的。

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NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G

NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

输入/输出功能描述

符号

CK0 ， CK1 ， CK2 ，

CK0 ， CK1 ， CK2

（ SSTL ）

TYPE

极性

交

点

活跃

高

功能

系统时钟输入。所有的地址和命令行进行采样上的交叉点

CK的上升沿和CK的下降沿。延迟锁定环（DLL ）电路驱动

从时钟输入和输出定时的读操作是同步于输入

时钟。

激活DDR SDRAM的CK信号时高，停用时， CK信号为低电平。

通过取消激活时钟， CKE低启动省电模式或自刷新

模式。

使相关的DDR SDRAM命令解码器时低，禁用

S0, S1

（ SSTL ）

活跃

低

活跃

低

命令解码器高时。当指令译码器被禁用，新的命令

忽略，但以前的行动仍在继续。物理Bank 0被选中S0 ;银行1

由S1选择。

RAS ， CAS ， WE

V

REF

V

DDQ

BA0 ， BA1

（ SSTL ）

供应

供应

（ SSTL ）

-

当在时钟的正上升沿采样，

RAS ， CAS ， WE

定义的操作

由SDRAM中执行。

参考电压为SSTL- 2投入

对于DDR SDRAM输出缓冲隔离电源，以提供更好的噪声

免疫

选择其中SDRAM银行是活跃的。

在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）时，

采样时钟的上升沿。

在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）

当在时钟上升沿采样。除了列地址， AP是用来

A0 - A9

A10/AP

A11, A12

（ SSTL ）

-

调用自动预充电操作在突发读或写周期的结束。如果AP处于高，

自动预充电选择和BA0 / BA1定义要预充电的银行。如果AP处于低电平，

自动预充电是禁用的。

在一个预充电命令周期， AP的结合使用BA0 / BA1来控制

哪家银行（县）预充电。如果AP是所有高4银行将不管预充电

BA0 / BA1的状态。如果AP处于低电平，则BA0 / BA1被用来定义哪些行进行预充电。

DQ0 - DQ63

DQS0 - DQS7 ，

DQS9 - DQS16

CB0 CB7

DM0 DM8

V

DD

, V

SS

SA0 - SA2

SDA

SCL

V

DDSPD

供应

（ SSTL ）

（ SSTL ）

（ SSTL ）

输入

供应

-

-

-

-

活跃

高

-

活跃

高

数据和校验位输入/输出引脚相同的方式进行操作的常规

DRAM的。

数据选通信号：输出与读取数据，输入与写入数据。边缘与读取数据对齐，

集中在写入数据。用于捕获写数据。

数据校验位输入/输出引脚。用于ECC模块，而不是在x64模块中使用。

数据写入掩模，与一个数据字节相关联。在写模式下， DM作为一个字节

通过使输入的数据写入，如果它是低，但块的写操作，如果它是高的掩模。

在读模式下， DM线没有任何效果。 DM8与校验位CB0 - CB7相关联，并且是

不使用在x64模块。

电源和接地的DDR SDRAM输入缓冲器和核心逻辑

地址输入。连接在V

DD

或V

SS

系统板上配置串行

设备检测EEPROM地址。

这个双向引脚用于将数据传送进入或离开该SPD EEPROM中的。电阻

必须连接从SDA总线到V DD以充当上拉。

这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可

通过SCL总线时间到V DD以充当上拉连接。

串行EEPROM正电源。

CKE0 ， CKE1

（ SSTL ）

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NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G

NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

功能框图

2点， 16个设备， 32Mx8的DDR SDRAM

S1

S0

DQS0

DM0/DQS9

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DM1/DQS10

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2/DQS11

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQS3

DM3/DQS12

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQS7

DM7/DQS16

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQS6

DM6/DQS15

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQS5

DM5/DQS14

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQS4

DM4/DQS13

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

D0

D8

D4

D12

D1

D9

D5

D13

D2

D10

D6

D14

D3

D11

D7

D15

BA0-BA1

A0-A13

RAS

CAS

CKE0

CKE1

WE

注意事项：

1.

2.

3.

4.

BA0 - BA1 ： SDRAM的D0 -D15

A0 - A13 ： SDRAM的D0 -D15

RAS

： SDRAM的D0 -D15

CAS

： SDRAM的D0 -D15

CKE ： SDRAM的D0 - D7

CKE ： SDRAM的D8 -D15

WE

： SDRAM的D0 -D15

V

DDSPD

V

DD

/V

DDQ

V

REF

V

SS

V

DDID

SPD

D0-D15

D0-D15

D0-D15

表带：见注4

串行PD

*时钟布线

时钟输入

SDRAM的

*CK0/CK0

4 SDRAM的

*CK1/CK1

6 SDRAM的

*CK2/CK2

6 SDRAM的

*每个时钟负载表线/

接线图

SCL

WP

A0

SA0

A1

SA1

A2

SA2

SDA

DQ到I / O接线被示为推荐，但也可以改变。

DQ / DQS / DM / CKE / S的关系必须保持，如图所示。

DQ ， DQS ， DM / DQS电阻： 22欧姆。

V

DDID

表带连接（存储设备V

DD

, V

DDQ

):

表带出来（开） ： V

DD

= V

DDQ

表带（V

SS

): V

DD

不等于V

DDQ

.

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NT512D64S8HB1G / NT512D64S8HB1GY / NT512D64S8HB0G

NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G

NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

512MB ， 256MB和128MB

PC3200 ， PC2700和PC2100

无缓冲DDR DIMM

184针无缓冲DDR DIMM

基于DDR400 /二百六十六分之三百三十三256M位B模具设备

特点

184双列直插内存模块（DIMM ）

无缓冲DDR DIMM基于256M比特模B设备，

作为组织或者32Mbx8或16Mbx16

性能：

PC3200 PC2700 PC2100

速度排序

DIMM

CAS

潜伏期

f

CK

t

CK

时钟频率

时钟周期

5T

3

200

5

400

6K

2.5

166

6

333

75B

2.5

133

7.5

266

兆赫

ns

兆赫

单位

DRAM DLL对齐DQ和DQS转换时钟转换

地址和控制信号完全同步，以积极的

时钟边沿

可编程操作：

- DIMM

CAS

延迟：2， 2.5 ， 3

- 突发类型：顺序或交织

- 突发长度： 2 ， 4 ， 8

- 操作：突发读取和写入

自动刷新（ CBR）和自刷新模式

自动和控制预充电命令

7.8

s

马克斯。平均周期刷新间隔

串行存在检测EEPROM

镀金触点

SDRAM芯片被封装在TSOP封装

“绿色”包装 - 无铅

f

DQ

DQ突发频率

预期的133 ， 166和200 MHz的应用

输入和输出SSTL- 2兼容

V

DD

= V

DDQ

= 2.5V ± 0.2V （ 2.6V ± 0.1V的PC3200 ）

SDRAM的有4个内部银行的并发操作

差分时钟输入

数据读取或写入两个时钟边沿

描述

NT512D64S8HB0G ， NT512D64S8HB1G ， NT512D64S8HB1GY ， NT512D72S8PB0G ， NT256D64SH88B0G ， NT256D64SH88B1G ，

NT256D64SH88B1GY ， NT256D72S89B0G和NT128D64SH4B1G是无缓冲的184针双数据速率（ DDR ）同步DRAM

双列直插式内存模块（ DIMM ） 。 NT512D64S8HB1GY和NT256D64SH88B1GY使用无铅工艺包装的。

NT512D64S8HB0G ， NT512D64S8HB1G和NT512D64S8HB1GY使用16 32Mx8组织为双512MB的行列模块

TSOP设备。 NT512D72S8PB0G具有ECC和组织为使用18 32Mx8 TSOP设备双行列。 NT256D64SH88B0G ，

NT256D64SH88B1G和NT256D64SH88B1GY组织为使用八个32Mx8 TSOP设备单列256MB模块。

NT256D72S89B0G具有ECC和组织为采用九32Mx8 TSOP设备单列。 NT128D64SH4B1G是128MB的模块，

组织为使用四个16Mx16 TSOP设备单列。

根据不同的速度等级，这些DIMM旨在用于操作高达200 MHz的时钟速度，实现应用

高达400 MHz的高速数据传输速率。之前的任何访问操作，则设备

CAS

等待时间和脉冲串的类型/长度/操作

类型必须编入DIMM通过模式寄存器设置循环地址输入和I / O输入BA0和BA1 。

在DIMM使用一个串行EEPROM ，并通过使用一个标准的IIC协议的串行存在检测执行器（SPD ）的可

访问。前128个字节的SPD数据与模块编程特性由JEDEC定义。

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NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

订购信息

产品型号

NT512D72S8PB0G-5T

组织

速度

动力

LEADS

64Mx72

NT512D64S8HB1G-5T

64Mx64

NT512D64S8HB1GY-5T

（无铅）

NT256D72S890G-5T

PC3200为200MHz （为5ns @ CL = 3 ）

32Mx72

DDR400

3-3-3

166MHz的（ 6ns的@ CL = 2.5 ）

2.6V

NT256D64S88B1G-5T

32Mx64

NT256D64S88B1GY-5T

（无铅）

NT128D64SH4B1G-5T

16Mx64

NT512D64S8HB1G-6K

64Mx64

NT512D64S8HB1GY-6K

（无铅）

NT256D64S88B1GY-6K

（无铅）

32Mx64

NT256D64S88B0G-6K

2.5V

NT128D64SH4B1G-6K

16Mx64

PC2700 166MHz的（为6ns @ CL = 2.5 ）

DDR333

2.5-3-3为133MHz （ 7.5ns @ CL = 2 ）

金

NT512D64S8HB0G-75B

64Mx64

PC2100为133MHz （ 7.5ns @ CL = 2.5 ）

32Mx64

DDR266B

2.5-3-3为100MHz （ 10ns的@ CL = 2 ）

NT256D64S88B0G-75B

NT128D64SH4B1G-75B

16Mx64

对于最近的销售办事处或信息，请访问：

www.nanya.com

南亚科技股份有限公司

华亚科技园区669

复兴三路，龟山，

桃园， 333 ，台湾，中华民国

电话： + 886-3-328-1688

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NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

引脚说明

CK0 ， CK1 ， CK2 ，

CK0 ， CK1 ， CK2

CKE0 ， CKE1

RAS

CAS

WE

S0, S1

A0-A9, A11, A12

A10/AP

BA0 ， BA1

V

REF

V

DDID

差分时钟输入。

时钟使能

行地址选通

列地址选通

写使能

芯片选择

地址输入

地址输入/自动预充电

SDRAM行地址输入

参考文献。电压SSTL_2输入

V

DD

识别标志。

DQ0-DQ63

DQS0-DQS7

DM0-DM7

V

DD

V

DDQ

V

SS

NC

SCL

SDA

SA0-2

V

DDSPD

数据输入/输出

双向数据选通信号

输入数据屏蔽

动力

电源电压的DQ

地

无连接

串行存在检测时钟输入

串行存在检测数据输入/输出

串行存在检测地址输入

串行EEPROM正电源

引脚

针

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

前

V

REF

DQ0

V

SS

DQ1

DQS0

DQ2

V

DD

DQ3

NC

NC

V

SS

DQ8

DQ9

DQS1

V

DDQ

CK1

CK1

V

SS

DQ10

DQ11

CKE0

V

DDQ

DQ16

DQ17

DQS2

V

SS

A9

DQ18

A7

V

DDQ

DQ19

针

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

121

122

123

后

V

SS

DQ4

DQ5

V

DDQ

DM0/DQS9

DQ6

DQ7

V

SS

NC

NC

NC

V

DDQ

DQ12

DQ13

DM1/DQS10

V

DD

DQ14

DQ15

CKE1

V

DDQ

NC

DQ20

A12

V

SS

DQ21

A11

DM2/DQS11

V

DD

DQ22

A8

DQ23

针

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

关键

53

54

55

56

57

58

59

60

61

DQ32

V

DDQ

DQ33

DQS4

DQ34

V

SS

BA0

DQ35

DQ40

前

A5

DQ24

V

SS

DQ25

DQS3

A4

V

DD

DQ26

DQ27

A2

V

SS

A1

NC

NC

V

DD

NC

A0

NC

V

SS

NC

BA1

针

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

关键

145

146

147

148

149

150

151

152

153

V

SS

DQ36

DQ37

V

DD

DM4/DQS13

DQ38

DQ39

V

SS

DQ44

后

V

SS

A6

DQ28

DQ29

V

DDQ

DM3/DQS12

A3

DQ30

V

SS

DQ31

NC

NC

V

DDQ

CK0

CK0

V

SS

NC

A10

NC

V

DDQ

NC

针

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

91

92

前

V

DDQ

WE

DQ41

CAS

V

SS

DQS5

DQ42

DQ43

V

DD

NC

DQ48

DQ49

V

SS

CK2

CK2

V

DDQ

DQS6

DQ50

DQ51

V

SS

V

DDID

DQ56

DQ57

V

DD

DQS7

DQ58

DQ59

V

SS

WP

SDA

SCL

针

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

181

182

183

184

后

RAS

DQ45

V

DDQ

S0

S1

DM5/DQS14

V

SS

DQ46

DQ47

NC

V

DDQ

DQ52

DQ53

NC

V

DD

DM6/DQS15

DQ54

DQ55

V

DDQ

NC

DQ60

DQ61

V

SS

DM7/DQS16

DQ62

DQ63

V

DDQ

SA0

SA1

SA2

V

DDSPD

注：所有的引脚分配是所有8个字节的无缓冲的版本是一致的。

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NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G

NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

输入/输出功能描述

符号

CK0 ， CK1 ， CK2 ，

CK0 ， CK1 ， CK2

（ SSTL ）

TYPE

极性

交

点

活跃

高

功能

系统时钟输入。所有的地址和命令行进行采样上的交叉点

CK的上升沿和CK的下降沿。延迟锁定环（DLL ）电路驱动

从时钟输入和输出定时的读操作是同步于输入

时钟。

激活DDR SDRAM的CK信号时高，停用时， CK信号为低电平。

通过取消激活时钟， CKE低启动省电模式或自刷新

模式。

使相关的DDR SDRAM命令解码器时低，禁用

S0, S1

（ SSTL ）

活跃

低

活跃

低

命令解码器高时。当指令译码器被禁用，新的命令

忽略，但以前的行动仍在继续。物理Bank 0被选中S0 ;银行1

由S1选择。

RAS ， CAS ， WE

V

REF

V

DDQ

BA0 ， BA1

（ SSTL ）

供应

供应

（ SSTL ）

-

当在时钟的正上升沿采样，

RAS ， CAS ， WE

定义的操作

由SDRAM中执行。

参考电压为SSTL- 2投入

对于DDR SDRAM输出缓冲隔离电源，以提供更好的噪声

免疫

选择其中SDRAM银行是活跃的。

在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）时，

采样时钟的上升沿。

在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）

当在时钟上升沿采样。除了列地址， AP是用来

A0 - A9

A10/AP

A11, A12

（ SSTL ）

-

调用自动预充电操作在突发读或写周期的结束。如果AP处于高，

自动预充电选择和BA0 / BA1定义要预充电的银行。如果AP处于低电平，

自动预充电是禁用的。

在一个预充电命令周期， AP的结合使用BA0 / BA1来控制

哪家银行（县）预充电。如果AP是所有高4银行将不管预充电

BA0 / BA1的状态。如果AP处于低电平，则BA0 / BA1被用来定义哪些行进行预充电。

DQ0 - DQ63

DQS0 - DQS7 ，

DQS9 - DQS16

CB0 CB7

DM0 DM8

V

DD

, V

SS

SA0 - SA2

SDA

SCL

V

DDSPD

供应

（ SSTL ）

（ SSTL ）

（ SSTL ）

输入

供应

-

-

-

-

活跃

高

-

活跃

高

数据和校验位输入/输出引脚相同的方式进行操作的常规

DRAM的。

数据选通信号：输出与读取数据，输入与写入数据。边缘与读取数据对齐，

集中在写入数据。用于捕获写数据。

数据校验位输入/输出引脚。用于ECC模块，而不是在x64模块中使用。

数据写入掩模，与一个数据字节相关联。在写模式下， DM作为一个字节

通过使输入的数据写入，如果它是低，但块的写操作，如果它是高的掩模。

在读模式下， DM线没有任何效果。 DM8与校验位CB0 - CB7相关联，并且是

不使用在x64模块。

电源和接地的DDR SDRAM输入缓冲器和核心逻辑

地址输入。连接在V

DD

或V

SS

系统板上配置串行

设备检测EEPROM地址。

这个双向引脚用于将数据传送进入或离开该SPD EEPROM中的。电阻

必须连接从SDA总线到V DD以充当上拉。

这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可

通过SCL总线时间到V DD以充当上拉连接。

串行EEPROM正电源。

CKE0 ， CKE1

（ SSTL ）

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NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G

NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）

无缓冲DDR DIMM

功能框图

2点， 16个设备， 32Mx8的DDR SDRAM

S1

S0

DQS0

DM0/DQS9

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DM1/DQS10

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2/DQS11

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQS3

DM3/DQS12

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQS7

DM7/DQS16

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQS6

DM6/DQS15

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQS5

DM5/DQS14

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

DQS4

DM4/DQS13

DM

I / O 7

I / O 6

I / O 1

I / O 0

I / O 5

I / O 4

I / O 3

I / O 2

CS

的DQ

DM

I / O 0

I / O 1

I / O 6

I / O 7

I / O 2

I / O 3

I / O 4

I / O 5

CS

的DQ

D0

D8

D4

D12

D1

D9

D5

D13

D2

D10

D6

D14

D3

D11

D7

D15

BA0-BA1

A0-A13

RAS

CAS

CKE0

CKE1

WE

注意事项：

1.

2.

3.

4.

BA0 - BA1 ： SDRAM的D0 -D15

A0 - A13 ： SDRAM的D0 -D15

RAS

： SDRAM的D0 -D15

CAS

： SDRAM的D0 -D15

CKE ： SDRAM的D0 - D7

CKE ： SDRAM的D8 -D15

WE

： SDRAM的D0 -D15

V

DDSPD

V

DD

/V

DDQ

V

REF

V

SS

V

DDID

SPD

D0-D15

D0-D15

D0-D15

表带：见注4

串行PD

*时钟布线

时钟输入

SDRAM的

*CK0/CK0

4 SDRAM的

*CK1/CK1

6 SDRAM的

*CK2/CK2

6 SDRAM的

*每个时钟负载表线/

接线图

SCL

WP

A0

SA0

A1

SA1

A2

SA2

SDA

DQ到I / O接线被示为推荐，但也可以改变。

DQ / DQS / DM / CKE / S的关系必须保持，如图所示。

DQ ， DQS ， DM / DQS电阻： 22欧姆。

V

DDID

表带连接（存储设备V

DD

, V

DDQ

):

表带出来（开） ： V

DD

= V

DDQ

表带（V

SS

): V

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2004年8月3日

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